JPS63247665A - 波形デイジタイザの周期波形部分拡大アベレ−ジング装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はサンプリング方式の波形ディジタイザに係り、
特に周期波形の特定部分を拡大して取り込む部分拡大機
能および周期波形の複数周期分を取り込んで平均値を求
めるアベレージング機能を有する波形ディジタイザの周
期波形部分拡大アベレージング装置に関する。

〔従来の技術〕

従来のディジタルオシロスコープや波形解析装置などに
おける波形ディジタイザの基本構成を示すブロック図を
第５図に示す、第５図の波形ディジタイザは基本的には
入力信号（入力信号周波数）ｆｉｎを適当な値にスケー
リングする前置増幅回路３０と、入力信号（アナログ信
号）をディジタルデータに変換するＡ／Ｄ変換器１と、
えられたディジタルデータを記憶するデータメモリ３１
と、入力信号波形のどのレベルからデータの取込みを開
始するかを決定するトリガ信号を発生するトリガ信号発
生器４と、データメモリ３１のアドレスを発生するアド
レス発生器５と、Ａ／Ｄ変換器１およびアドレス発生器
５にクロック（グロック周波数）ｆｃＬｋを与える全体
のクロック源としてのクロック発生器３２とから構成さ
れる。

第６図（ａｌ、　（ｂ）、　（Ｃ）、　（ｄｌは第５図
の波形ディジタイザのサンプリングのタイミング図で、
第６図Ｔａ）は入力信号波形ｆｉｎ、第６図山）は１周
期のサンプリング、第６図（Ｃ）は等価時間サンプリン
グ、第６図（ｄ）は再生された等価時間サンプリング波
形を示す、第５図の構成で第６図（ａ）のような入力信
号波形ｆｉｎをサンプリングするさいに、まず第６図（
ｂｌのように通常の入力信号周波数ｆｉｎとクロック周
波数ｆｃＬおがｆｉｎ　（ｆｃＬｍであれば、たとえば
１回のトリガ出力で第６図（ａ）の入力波形の丸で囲ん
だ部分の１周期のトリガレベル以上の各サンプリングポ
イント１〜９の波形データを取り込むことにより、入力
信号波形の十分な情報かえられる。しかし第６図（Ｃ）
のように入力信号周波数ｆｉｎとクロック周波数ｆｃＬ
Ｉｌが近接してくると、等価時間サンプリングによりた
とえば３回のトリガ出力で３周期のトリガレベル以上の
各サンプリングポイントｌａ。

ｌｂ、　　ｌｃ、　　２ａ、　　２ｂ、　　２ｃ、　　
３ａ、　　３ｂ、　　３ｃの波形データを取り込むこと
により、第６図（ｄ）に示すような再生された等価時間
サンプリング波形を求める必要がある。第６図（Ｑ）、
　（ｄ）の等価時間サンプリングの方法についてはたと
えば特開昭５９−３４１６４号公報に記載されているが
、この等価時間サンプリングでの問題点は入力信号とク
ロックが互いにフリーランであるためにトリガ信号とク
ロックｆｃＬｋとの時間関係が不定となってクロック周
期の±１／２だけ誤差を生じることであり、上記公報の
公知例ではこれに対応するため第６図（Ｃ）のトリガ出
力と最初のクロックｆ　ｃＬ＆との時間間隔１、．１オ
＋　　１．を測定する回路を付加して該測定結果をもと
にデータメモリのアドレス発生器から出力するアドレス
にオフセットを与えるようにしている。

さらに従来の波形ディジタイザにおける前置増幅回路３
０やＡ／Ｄ変換器１などが本質的にもつ雑音の低減や雑
音を含む信号の雑音除去の手段として、周期波形の複数
周期分のデータを取り込んで平均値を求めるアベレージ
ングの方法があり、多くのディジタルオシロスコープや
波形ディジタイザに採用されている。この方法は第６図
（Ｃ）の場合と同様に入力信号が周期波形（繰返し波形
）のときに適用可能で、第６図（ｂ）の各サンプリング
ポイント１〜９や第６図（Ｃ１の各サンプリングポイン
ト１ａ＋　　ｌｂ、１ｃ＋　　２ａｔ　　２ｂ＋　　２
ｃ＋　　３ａ＋　　３ｂ＋３ｃの各波形データを１周期
分のみのデータ取込みで終了せずに、複数周期分のデー
タを取り込んで各ポイントのデータ平均値を求めること
により雑音低減を行なう。

上記の波形ディジタイザの等価時間サンプリングでは、
入力信号周波数ｆｉｎが比較的低くて等価時間サンプリ
ングの密度が低ければ問題はないが、入力信号周波数ｆ
ｉｎとサンプリング密度が高くなるとトリガ信号発生器
の高周波特性の劣化による比較精度の低下や第６図（Ｃ
１のトリガ信号と最初のクロックとの時間間隔ｔ、〜ｔ
、の測定分解能の低下により高周波信号の測定には不向
きとなる。

また波形ディジタイザのアベレージングでも、トリガ信
号を波形取込みのスタート信号としているため、等価時
間サンプリングの場合と同様にトリガ信号発生器の高周
波特性の劣化や第６図（Ｃ）の時間間隔１．−１．の測
定精度の低下によりその効果が低減する。

〔発明が解決しようとする問題点〕

上記従来技術は測定する入力信号の周波数が高くなった
場合におけるトリガ回路や時間測定回路の高周波特性に
対する配慮がされていないため、等価時間サンプリング
やアベレージングによる高周波信号測定の高精度化が期
待できない問題があった。

本発明の目的は入力信号の周波数に関係なく高精度な波
形データの取込みを可能にする部分拡大機能およびアベ
レージング機能を有する波形ディジタイザの周期波形部
分拡大アベレージング装置を提供するにある。

〔問題点を解決するための手段〕

上記目的は、周期波形のアナログ入力信号をディジタル
データに変換するＡ／Ｄ変換器と、トリガ信号を発生す
るトリガ信号発生器と、データメモリと、データメモリ
のアドレスを発生するアドレス発生器と、取り込んだデ
ィジタルデータをアナログ信号としてモニタするための
Ｄ／Ａ変換器と、サンプリングクロック等の全体のクロ
ック源としてのクロック発生器等を基本構成とするサン
プリング方式の波形ディジタイザにおいて、データのア
ベレージング手段と、周期波形の１周期分のデータ数計
数手段と、周期波形の１周期分のうちの一部分だけを取
り込む部分拡大のさいの部分拡大データ数計数手段（ア
ドレス発生器の出力アドレスを比較するアベレージング
手段）と、アベレージングを行なうさいのアベレージ回
数計数手段と、アベレージング手段とデータメモリのデ
ータ取込み期間等を規定するためのクロック制御手段と
を付加して構成した波形ディジタイザの周期波形部分拡
大アベレージング装置により達成される。

〔作　用〕

上記波形ディジタイザの周期波形部分拡大アベレージン
グ装置では、入力信号周波数ｆｉｎが既知であるとして
（既知とするための手段は実施例において後述）、入力
周期波形の１周期当りの取込み波形データ点数Ｎとして
サンプリングクロック周波数ｆｃｔｋを、 ｆｃｔ　ｋ　＝　Ｎ−ｆｉｎ　　　　　　　　　　（１
）の計算式により求めてクロック発生器のクロック周波
数ｆｃＬｋを設定する。ただし求めたクロック周波数ｆ
ＣＬｋがディジタイザの最高変換周波数を越えない第６
図山）のような場合とする。ついでデータ数計数手段（
プリセッタブルカウンタ）にクロックとしてクロックｆ
ｃＬｋを与えると共にプリセットデータとして波形デー
タ点数Ｎを与えると、クロックｆｃＬｋをＮ回計数する
ごとに計数終了出力を出力してこの出力周波数は入力信
号周波数ｆｉｎと同等となるためトリガ信号との代替が
可能となり、これによりアベレージングを行なうさいの
トリガリングが高精度に行なえる。またサンプリングに
おけるデータ取込みのスタートポイントは従来がらのト
リガ信号発生器のトリガ信号を用いて起動可能であるが
、このトリガ信号は起動時にのみ用いるため精度への影
響はない、また周期波形の一部分だけを抽出する部分拡
大もデータ数計数手段と同期して計数する部分拡大デー
タ数計数手段（アベレージング手段）によって可能とな
る。

また計算式（１）によりえられたクロック周波数ｆｃＬ
ｋがディジタイザの最高変換周波数を越える第６図（ｂ
）のような等価時間サンプリングを行なう場合にも計算
式（１）の関係がｆｃＬｋ＜　Ｎ−ｆｉｎにおいて、入
力周期波形のＭ周期から等価的に１周期分の波形データ
点数Ｎを取り込めるようなサンプリングクロック周波数
ｆｃｌ＋を、 ｆｃｔｈ−（Ｎ／Ｍ）　　・ｆｉｎ　　　　　　（２）
の計算式（ただしＮ、！＝Ｍは互いに素）により求めて
クロック発生器のクロック周波数ｆｃＬＩＩを設定する
。またサンプリングにおけるデータ取込みのスタートポ
イントは従来からのトリガ信号発生器のトリガ信号のみ
では入力信号ｆｉｎとクロックｆｃＬｋスク、リーラ、
である。紋よるタイミ、グ。ずれが生じるため、トリガ
発生点とクロックｆｃＬｋとのタイミング差を測定する
時間計測手段（従来からのものと同程度の時間計測機能
を有するトリガ信号発生器で可）を用いて補正可能とな
り、かつ補正したタイミングは起動時にのみ用いるため
精度への影響はない。

〔実施例〕

以下に本発明の一実施例を第１図ないし第４図により説
明する。

第１図は本発明による波形ディジタイザの周期波形部分
拡大アベレージング装置の一実施例を示すブロック図で
ある。第１図において、１は計測波形１３の入力信号（
アナログ信号）をディジタルデータに変換するＡ／Ｄ変
換器、２はデータのアベレージング機能（アベレージン
グ手段）を有して変換されたディジタルデータを記憶す
るアベレージヤ・データメモリ、３は波形ディジタルデ
ータの解析や各ブロックの制御を行なうＣＰＵ、４は波
形データの取込み開始ポイントを規定する起動用トリガ
信号を発生するトリガ信号発生器、５はアベレージヤ・
データメモリ２のアドレスを発生するアドレス発生器、
６は部分拡大を行なう場合に拡大するエリアを判定する
ためのアドレス発生器５の出力アドレスを比較するアベ
レージング器（アベレージング手段）（部分拡大の取込
みデータ数を計数する部分拡大データ数計数手段）、７
は取り込んだ波形ディジタルデータをアナログ波形とし
て出力するＤ／Ａ変換器、８はサンプリングクロックを
生成する全体のクロック源としてのクロック発生器、９
はトリガ信号の発生からデータのサンプリング開始を遅
延するための（オシロスコープの遅延掃引と同等の機能
の）ディレィカウンタ（ブリ／ポストトリガ等のタイミ
ングを規定するためのクロック計数手段）、１０はトリ
ガやアベレージング等の各種条件を判定してデータをア
ベレージヤ・データメモリ２へ格納する期間等のシステ
ムに与えるクロックの出力を制御するためのクロック制
御器、１１は入力信号の１周期分の波形の取込みデータ
数を計数するデータ数カウンタ（データ数計数手段）、
１２はアベレージングを行なう場合のアベレージヤ数を
計数するアベレージ数カウンタ　（アベレージ回数計数
手段）である。

第２図（ａ）、　（ｂ）はそれぞれ第１図の計測波形１
３の入力信号周波数ｆｉｎを既知とする手段を示すブロ
ック図である。第２図（ａ）において、２２は計測波形
１３を入力とする第１図の構成の波形ディジタイザ、２
３は計測波形１３の入力信号周波数ｆｉｎを計測する周
波数カウンタ、３は第１図のＣＰＵである。この構成で
、波形ディジタイザ２２に入力される計測波形１３の入
力信号周波数ｆｉｎを周波数カウンタ２３で計測し、そ
の計測結果（ｆｉｎ）をＣＰＵ３に送って該入力信号周
波数ｆｉｎと入力波形の１周期分または複数周期分Ｍよ
り取り込む波形データのポイント数Ｎから上記の計算式
（１）または計算式（２）を用いてサンプリングクロッ
ク周波数ｆｃＬｋを求め、このクロック周波数（ｆｃＬ
ｋ）を波形ディジタイザ２２のクロック発生器８（第１
図）に設定する。これによりアベレージングを行なう場
合の位相ずれをなくすることができる。また第２図（１
））において、２４、２４はそれぞれ波形ディジタイザ
２２へ入力する計測波形１３の入力信号周波数ｆｉｎ　
＋　クロック周波数ｆｃＬｋを規定する周波数シンセサ
イザＩ、■、２５は周波数シンセサイザ２４．２４を位
相同期（Ｐ　Ｌ　Ｌ）する高安定な標準発振器である。

この構成では、計測波形１３の入力信号周波数ｆｉｎも
波形ディジタイザのシステム内で制御することにより入
力信号周波数ｆｉｎを既知のものとして扱う方法をとり
、この方法では第２図（ａ）の場合に比べて入力信号周
波数ｆｉｎの計測誤差が含まれないため更に高精度化が
可能となるうえ、また波形ディジタイザ２２へ入力する
計測波形１３の入力信号周波数ｆｉｎと波形ディジタイ
ザ２２のクロック発生器８に設定するクロック周波数ｆ
ｃＬｋをそれぞれ規定する周波数シンセサイザ２４．２
４を高安定な標準発振器２５を用いてＰＬＬによってロ
ックすることにより安定度の高い波形ディジタイザ２２
を実現できる。

つぎに第３図は第１図（第２図）の第６図Ｔｂｌの場合
のように１周期分の波形データを１サイクルから取り込
む場合の部分拡大アベレージングを行なう時の各部動作
を示すタイミングチャートである。第３図において、第
１図（第２図）の波形ディジタイザ２２のＡ／Ｄ変換器
１に入力される入力信号周波数ｆｉｎが既知の計測波形
１３の波形が三角波で頭頂部にリンギングがある部分を
部分拡大して４周期分を４回だけアベレージングする場
合を例に動作を説明する。まずこの場合にサンプリング
クロック周波数ｆｃＬｋと入力信号周波数ｆｉｎの関係
は１周期当りの取込み波形データのポイント数Ｎとして
計算式（１）からｆｃＬｍ−Ｎ−ｆｉｎとする。このク
ロック周波数ｆｃＬｋはクロック発生器８に設定され、
１周期当りの取込みデータ点数Ｎはプリセットデータと
してデータ数カウンタ（プリセッタブルカウンタ）１１
に設定可能である。いま入力信号周波数ｆｉｎの計測波
形１３の三角波が入力されるさい、トリガ発生器４のト
リガの比較レベルが計測波形１３のほぼゼロクロス点の
正スロープに設定しであるとすると、このトリガ発生器
４は計測波形１３のゼロクロス・立上りポイントでトリ
ガ信号１４を発生し、部分拡大アベレージングを行なう
場合の起動時のトリガ信号として用いられる。このトリ
ガ（言−号１４はディレィカウンタ９にカウントイネー
ブルとして与えられ、ディレィカウンタ９はトリガ発生
点から部分拡大エリアのデータ取込み開始点までの遅延
量ｄＩｙを計数するべく、クロック発生器８から生成さ
れるクロック周波数ｆｃＬ１＋のディレィカウントクロ
ック１５を計数し、この遅延１ｄｌｙを与えるクロック
計数終了と同時にディレィカウントオーバ信号１６をク
ロック制御器１０に出力する。クロック制御器１０はデ
ィレィカウントオーバ信号１６を受けて、アドレス発生
器５に初期アドレスをロードするとともに、データ数カ
ウンタ１１およびアドレス発生器５にそれぞれクロック
周波数ｆｃＬｋのデータ数カウントクロック１７および
アドレス発生器クロック２０を発生し、またアベレージ
ヤ・データメモリ２へのＷＥ傷信号発生する。

これによりアドレス発生器５はアベレージヤ・データメ
モリ２のデータ格納アドレスをクロック２０に同期して
発生し、計測波形１３のＡ／Ｄ変換変換器上り変換され
た部分拡大エリアのディジタルデータが順次にアベレー
ジヤ・データメモリ２に格納させる。このアベレージヤ
・データメモリ２へのデータ格納はデータ数がｎ個にな
るまで続けられるが、そのデータ数がｎ個になるのをア
ベレージング器６を用いてアドレス発生器５の出力によ
り判定し、その出力が初期アドレス＋ｎになった時点で
アベレージング器出力（一致出力）２１をクロック制御
器１０に出力する。これによりクロック制御器１０はア
ドレス発生器５へのクロック２０およびアベレージヤ・
データメモリ２へのＷＥ傷信号出力を禁止するようにし
て計測波形１３の最初の１周期分の部分拡大波形のデー
タ取込み動作を終了する。

ついでアベレージングのための２周期目板後のデータ取
込みのさいには、さきにクロック制御器１０によりアド
レス発生器クロック２０と同時に発生したデータ数カウ
ントクロック１７がデータ数カウンタ１１に入力され、
データ数カウンタ１１は計測波形１３の１周期分のデー
タ数Ｎだけクロック１７を計数終了すると同時にデータ
数カウントオーバ信号１８をクロック制御器ｌＯおよび
アベレージ数カウンタ１２に出力して、このデータ数カ
ウントオーバ信号１８が２周期目板後のトリガ信号（デ
ィレィカウントオーバ信号１６）と同等の機能を果す、
すなわちクロック制御器１０はこのデータ数カウントオ
ーバ信号１８を受けて、アドレス発生器５に初期アドレ
スをロードするとともに、アドレス発生器５へのアドレ
ス発生器クロック２０およびアベレージヤ・データメモ
リ２へのＷＥ傷信号再び発生する。これにより上記と同
様にしてアドレス発生器５はアベレージヤ・データメモ
リ２のデータ格納アドレスをクロック２０に同期して発
生し、計測波形１３のＡ／Ｄ変換器１により変換された
２周期口の部分拡大エリアのディジタルデータが順次に
アベレージヤ・データメモリ２に取り込まれるが、こん
どはアベレージヤ・データメモリ２のこの２周期口のデ
ータとさきの１周期口に取り込んだデータとのアベレー
ジング演算も並行して行なう、この動作は取り込むデー
タ数がｎ個になるまで続けられるが、そのデータ数がｎ
個になるのをアベレージング器６によりアドレス発生器
５の出力から判定し、アベレージング器出力（一致出力
）２１によりクロック制御器１０はアドレス発生器クロ
ック２０およびアベレージヤ・データメモリ２のＷＥ倍
信号出力を禁止して計測波形１３の２周期分の部分拡大
波形のデータ取込みおよびアベレージング動作を終了す
る。またアベレージ数カウンタ１２は上記データ数カウ
ンタエ１のデータ数カウントオーバ信号１８を受けるこ
とにより、アベレージング回数を計数する。

以後は同様の動作を繰り返して計測波形１３の４周期分
の部分拡大波形のデータ取込みおよびアベレージング動
作を終了するとともに、アベレージ数カウンタ１２から
アベレージ数オーバ信号１９をクロック制御器１０に出
力して全体の動作を終了する。

このようにして計測波形１３の入力信号周波数ｆｉｎが
既知であるとして、１周期当りの取込みデータ数Ｎから
サンプリングクロック周波数ｆｃＬｋをｆｃＬｋ＝Ｎ−
ｆｉｎから決定し、クロック周波数ｆｃＬｋがディジタ
イザ２２の最高変換周波数を越えない場合にはデータ数
カウンタ　（プリセッタブルカウンタ）１１にクロック
としてクロックｆｃＬｋを与えるとともにプリセットデ
ータとしてデータ数Ｎを与えることにより、クロックｆ
ｃＬｋをＮ個だけ計数するごとにデータ数カウントオー
バ信号１８を出力するためその出力周波数は入力信号周
波数ｆｉｎと同等であってトリガ信号１４の代替えが可
能となり、これによりアベレージヤグを行なう場合のデ
ータ取込みのトリガリングが高精度に行なえる。またデ
ータ取込みの最初のスタートポイントは従来のトリガ発
生器４から発生するトリガ信号１４を用いることができ
るが、このトリガ信号１４は起動時にのみ用いるため精
度への影響はない、また計測波形１３の一部分だけを抽
出する部分拡大もデータ数Ｎを計数するデータ数カウン
タ１１と同期して計数するカウンタをなすアベレージン
グ器６により可能となり、計測波形１３の高精度な部分
拡大アベレージングが可能となる。

つぎに第４図は第１図（第２図）の第６図（Ｃ）の場合
のように１周期分の波形データを複数サイクルから取り
込む等価時間サンプリングの場合の部分拡大アベレージ
ングを行なう時の各部動作を示すタイミングチャートで
ある。第４図において、第１図（第２図）の入力信号周
波数ｆｉｎが既知の計測波形１３の波形が三角波で頭頂
部にリンギングがある部分を３周期分から２０個分の波
形データのうち６個分の波形データを２回だけ部分拡大
アベレージングしてアベレージヤ・データメモリ２に取
り込む場合を例に説明する。まずこの場合にサンプリン
グクロック周波数ｒｃｔｂ＋と入力信号周波数ｆｉｎの
関係は等価的に１周期当りの取込み波形データのポイン
ト数Ｎとして計算式（２）からｆｃＬｗ−（Ｎ／Ｍ）　
ｆｉｎ　＝　（２０／　３　）　ｆｉｎ　とする、この
クロック周波数ｆｃＬｋおよび３周期分のデータ点数Ｎ
−２０はそれぞれクロック発生器８およびデータ数カウ
ンタ１１に設定可能である。この等価時間サンプリング
における再生波形２６は等価的にクロック周波数ｒｅｅ
ｋのＭ−３倍の周波数でサンプリングしたものとみなす
ことができ、このさい計測波形１３の各周期ごとのサン
プリング時にはＭ−３個とびの波形データを取り込んで
いることになるのでアドレス発生器５は３番地ステップ
のアドレスを発生する。つぎにトリガ信号１４をえてか
らアドレス発生器５がアドレスのカウントを始めるタイ
ミングについて説明する。いまトリガ発生器４のトリガ
レベルを計測波形１３の三角波のゼロクロス点の立上り
スロープに設定すると、トリガ信号１４が発生してから
最初のクロックｆｃＬｋ（メインクロック）１５がクロ
ック発生器８から入るまでに時間差△ｔがあり、その時
間差△ｔは時間差△ｔＩ＋　△Ｅｌｌ△【、の３パター
ンのタイミングが考えられる。

ここでトリガ発生器８はトリガ信号１４のエツジとクロ
ックｆｃＬｋのエツジ間の時間差△ｔが計測できる従来
と同程度の時間計測機能を有するものとする。さらにト
リガ発生器８のトリガ信号１４を起動時のトリガ信号と
して等価時間サンプリングによる部分拡大アベレージン
グを行なう場合にはトリガ発生点から部分拡大エリアの
データ取込み開始点までに必要な遅延量を求める必要が
ある。これは部分拡大波形の期待値より時間差△ｔとデ
ィレィカウンタ１６にあらかじめ設定しとおくデイレイ
カウント値により求まり、第４図の例では必要な遅延量
を示すディレィカウンタ１６のディレィカウント値（１
５）が１で時間差△ｔは時間差△ｔＩｎ△ｔ！、△Ｌ、
となる。この時間差△ｔの時間差△ｔＩ＋　△ｔＺ＋　
Δｔ３によってアドレス発生器５の初期アドレスがつぎ
のようにして決まる。すなわち等価的なサンプリング周
波数がＭ−ｆｃＬｉ＋−３ｆｃＬｍであってその周期は
ＴｃＬｋ＝ｌ／（Ｍ・ｆｃｔｍ）　＝　１　／　（３ｆ
ｃｔｍ）となり、トリガ信号１４から最初のクロックｆ
ｃＬｋまでの時間差△ｔが△ｔ≦ＴｃＬｍ　　（△ｔ、
のとき）であれば初期アドレスはｌで、ＴＣＬｋ　＜△
ｔ≦２ＴｃＬｋ　（△１．のとき）であれば初期アドレ
スは２で、２Ｔｃｔｈ＜△ｔ≦３ＴｃＬっ　（△ｔ２の
とき）であれば初期アドレスは３となる。したがってこ
のような関係をあらかじめ求めておき、起動後に時間計
測機能を有するトリガ発生器４で求めた時間差Δｔによ
り初期アドレスをクロック制御器１０からアドレス発生
器５にプリセットすることにより、第４図のアドレスカ
ウンタ（カウントクロック）２０に示すようなデータ配
列を考慮した計測波形１３の部分拡大エリアの波形デー
タのアベレージヤ・データメモリ２への取込みが行なわ
れる。このさい時間差△ｔの計測は起動時のみ必要であ
って２周期めからはデータ配列の規則性により初期アド
レスを設定可能となるので、トリガ検出とタイミング計
測の誤差は影響しない、つぎに部分拡大のアドレスカウ
ント（カウントクロック）２０およびデータ取込み（Ｗ
Ｅ（３号出力）の１周期ごとの禁止はアベレージング器
６の一敗出力により取込みデータ数分以上のアドレス（
第４図の例では２以上）が発生された時点で行ない、さ
らにアベレージングについてはデータ数カウンタ１１の
データ数カウントオーバ信号１８により所定データ数（
６個）になるごとにアベレージ数カウンタ１２をクロッ
キングして所定回数（２回）終了するまで上記動作を繰
り返すことにより、アベレージヤ・データメモリ２への
データ取込みおよびアベレージング動作を終了するとと
もに、アベレージ数オーバ信号１９により全体の動作を
終了する。この取込みデータを再生して得られる再生波
形２６は１周期の波形を示す。

このようにして計測波形１３の入力信号周波数ｆｉｎが
既知であるとして、第３図のときの１周期当りの取込み
データ数Ｎから決定したクロック周波数ｆｃｔｂ＝Ｎ　
Ｈｆｉｎがディジタイザ２２の最高変換周波数を越えた
場合には、入力信号のＭ周期からデータ数Ｎ　（ＮとＭ
は互いに素）を取り込めるようなサンプリングクロック
周波数ｆｃＬ　Ｉ＋をｆｃＬｋ−（Ｎ／Ｍ）　ｆｉｎか
ら決定し、このサンプリングにおけるデータ取込みのス
タートポイントは従来のトリガ発生器からのトリガ信号
のみでは入力信号とクロックｆｃＬｋがフリーランであ
ることによるタイミングのずれが生じるため、従来と同
程度の時間計測機能を有するトリガ発生器４を用いてト
リガ発生とクロックｆｃＬｋとのタイミング差を起動時
にのみ測定して補正することにより、複数周期から１周
期分の高密度な波形データを取り込む等価時間サンプリ
ングにおいても高精度な部分拡大アベレージヤグが行な
える。

〔発明の効果〕

本発明によれば、波形ディジタイザの入力周期波形に対
する波形の一部分を拡大して取り込む部分拡大やそのア
ベレージングが入力周期波形の周波数に依存することな
く高周波数域まで高精度に行なうことができる。

【図面の簡単な説明】

第１図は本発明による波形ディジタイザの周期波形部分
拡大アベレージング装置の一実施例を示すブロック図、
第２図（ａ）、　（ｂ）はそれぞれ第１図の入力信号周
波数を既知とする手段を示すブロック図、第３図は第１
図の各部動作を示すタイミングチャート、第４図は第１
図の等価時間サンプリング時の各部動作を示すタイミン
グチャート、第５図は従来の波形ディジタイザの基本構
成を例示するブロック図、第６図（ａ）、　（ｂｌ、　
（ｃ）、　（ｄｌはそれぞれ第５図の動作を示すタイミ
ングチャートなどである。 １・・・Ａ／Ｄ変換器、２・・・アベレージヤ・データ
メモリ、３・・・ＣＰｔＪ、４・・・トリガ発生器、５
・・・アドレス発生器、７・・・Ｄ／Ａ変換器、８・・
・クロック発生器、９・・・ディレィカウンタ、１ｏ・
・・クロック制御器、１１・・・データ数カウンタ、１
２・・・アベレージ数カウンタ、１３・・・計測波形ｆ
ｉｎ　、１４・・・トリガ信号、１５・・・サンプリン
グクロックｆｃＬｋ、１６・・・ディレィカウントオー
バ信号、１７・・・データ数カウントクロック、１８・
・・データ数カウントオーバ信号、１９・・・アベレー
ジ数オーバ信号、２ｏ・・・アドレス発生器クロック、
２１・・・アベレージング器出力、２２・・・ディジタ
イザ、２３・・・周波数カウンタ、２４・・・シンセサ
イザ、２５・・・標準発振器、２６・・・再生波形。 代理人　弁理士　　秋　本　　正　実 第２図（ａ） 第２図（ｂ） ＴＤ 第５図 第　６　図（ａ） ｆｉｎｆＮ。ッ 第６図（ｂ） 第６図（Ｃ） 第６ズ（ｄ）

Claims (1)

1. 【特許請求の範囲】 １、周期波形のアナログ入力信号をディジタルデータに
   変換するＡ／Ｄ変換器と、ディジタルデータを取り込む
   さいにトリガ信号を発生するトリガ信号発生器と、取り
   込んだディジタルデータを記憶するデータメモリと、デ
   ータメモリのアドレスを発生するアドレス発生器と、取
   り込んだディジタルデータをアナログ信号としてモニタ
   するためのＤ／Ａ変換器と、サンプリングクロック等の
   全体のクロック源としてのクロック発生器等を基本的な
   構成とするサンプリング方式の波形ディジタイザにおい
   て、データメモリに記憶するディジタルデータのアベレ
   ージング手段と、ディジタルデータを部分拡大するさい
   にアドレス発生器の出力アドレスを比較するアドレス比
   較手段と、周期波形の取込みデータ数を計数するデータ
   数計数手段と、アベレージングを行なうさいのアベレー
   ジ回数を計数するアベレージ回数計数手段と、プリ／ポ
   ストトリガ等のタイミングを規定するためのクロック計
   数手段と、アドレス発生器とデータメモリとデータ数計
   数手段等のシステムに与えるクロックの出力を制御する
   クロック制御手段とを設けて周期波形の部分拡大および
   アベレージングを行なえるようにしたことを特徴とする
   波形ディジタイザの周期波形部分拡大アベレージング装
   置。 ２、入力信号の周波数を計測して１周期分の取込みデー
   タ数からサンプリングクロックの周波数を決定するよう
   にしたことを特徴とする特許請求の範囲第１項記載の波
   形ディジタイザの周期波形部分拡大アベレージング装置
   。 ３、入力信号とクロック発生器のクロックをＰＬＬによ
   ってロックするようにしたことを特徴とする特許請求の
   範囲第１項記載の波形ディジタイザの周期波形部分拡大
   アベレージング装置。