JPS63247791A - 画像制御信号発生配置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は画像制御信号、特に画像のマトリックスの形態
の画素を順次表示するカラー画像制御信号を発生する配
置であって、画像の画像情報を個別のワード列として受
け、そのビット組合せは夫々が複数の画像を有する複数
のラインを具える１フィールド内の表示すべき１画素ま
たは１キャラクタの色度或いは例えばキャラクタの色度
および前景色のような表示すべきキャラクタの属性を示
す制御コードを示し、受信ワードの少なくとも処理を制
御するプロセッサと、表示すべきキャラクタを示すワー
ドから取出されたキャラクタコードによりアドレスされ
、且つ画素ラインの数により決まるビット組合わせによ
りアドレスされ、しかも関連する画素ラインの画素列を
示す１ビット列を供給する第１メモリと、画素の表示に
順次同期して繰返し読み出されるコードワードを記憶す
る第２メモリと、シフトレジスタを有し前記第２メモリ
から読出されたコードワードを前記画素の表示順序で発
生するカラー制御信号列に変換する並列−直列変換用コ
ンバータとを具える画像制御信号発生配置に関するもの
である。

この種の画像制御信号発生配置は集積回路５ＡＡ５３５
０のＩＩユニーム（Ｅｕｒｏｍ）″のバルボ（Ｖａｌｖ
ｏ）社による“テクニッシェ　インフォーメイション８
４０８２７”およびこの集積回路のデータシートに記載
されている。この画像制御信号発生配置は、特にコンバ
ータおよび第１メモリ並びに特にカラー画像のキャラク
タの完全なラインのキャラクタの第２メモリから取出し
たワードの書込みおよび集積回路の関連する属性を制御
する他の制御回路を具える０色度が受信ワードにより決
まる画素を表示するために、各フィールドの画素のワー
ドをキャラクタのフィールドに従ってプロセッサにより
組合せ、かつ同一のデータ構成をキャラクタとして与え
ると共に他のメモリに記憶してｌフィールドの全ての画
素がこのフィールドのアドレスおよび関連する属性情報
により共働してのみアクセスし得るようにする。これが
ためかかる画素よりなる画像区分およびカラー画像を有
する画像区分の表示を組合せるのが困難である。また、
画像情報の部分の操作、特にキャラクタのワードの操作
はこの目的のために多大の時間を必要とするプロセッサ
を用いてのみ可能となる。その理由はこれに対し特別に
構成されているからである。これがため、キャラクタお
よび属性の完全なワードが直接コンバータに供給される
ため変換比が制限されるようになり、従ってこれらワー
ドは各フレーム毎にカラー制御信号に再び変換する必要
があり、その結果コンバータの技術的に可能な割合は画
像周波数の高い高精細度カラー画像に対しては不適当で
ある。

本発明の目的はワードを簡単に変換かつ処理し得、しか
もプロセッサを十分信転して作動させ、更に、これを画
素の記述方法とはほぼ無関係に、即ちこれら画素が受信
ワードにより直接示されるかまたはキャラクタを示すワ
ードにより示されるかとは無関係にして、プロセッサを
僅かに含む操作を画像に簡単に実行し得るようにした上
述した種類の画像制御信号発生配置を提供せんとするに
ある。

本発明は画像制御信号、特に画像のマトリックスの形態
の画素を順次表示するカラー画像制御信号を発生する配
置であって、画像の画像情報を個別のワード列として受
け、そのビット組合せは夫々が複数の画像を有する複数
のラインを具える１フィールド内の表示すべき１画素ま
たは１キャラクタの色度或いは例えばキャラクタの色度
および背景色のような表示すべきキャラクタの属性を示
す制御コードを示し、受信ワードの少なくとも処理を制
御するプロセッサと、表示すべきキャラクタを示すワー
ドから取出されたキャラクタコードによりアドレスされ
、且つ画素ラインの数により決まるビット組合わせによ
りアドレスされ、しかも関連する画素ラインの画素列を
示す１ビット列を供給する第１メモリと、画素の表示に
順次同期して繰返し読み出されるコードワードを記憶す
る第２メモリと、シフトレジスタを有し前記第２メモリ
から読出されたコードワードを前記画素の表示順序で発
生するカラー制御信号列に変換する並列−直列変換用コ
ンバータとを具える画像制御信号発生配置において、制
御回路を用い、これにより前記第１メモリから読出され
た少なくともビット列と前記プロセッサにより供給され
前記属性を示す制御コードからビット列の場合に取出さ
れたデータとを組合せ、各々が多数の順次の画素の完全
な画像情報を有するコードワードを発生し、アドレスが
プロセッサのアドレス情報からアドレス制御回路により
発生する前記第２メモリのメモリ位置に前記発生コード
ワードを書込むようにしたことを特徴とする。

供給されたワードがキャラクタを示す場合にはこれらキ
ャラクタをまず最初制御回路により画素または画素の群
に解像するため第２メモリのコードワードはほぼカラー
情報成分のみおよび更には所望に応じ個別の画素または
画素群の他の属性を具え、上記コンバータによってこれ
らを高速でカラー制御信号に変換することができる。更
に、この画像内容がワードのいずれの種類から発生する
かの事実とは無関係に画像内容のある選択された変更を
容易に行うことができる。更に種々の異なる種類のワー
ドから発生したコードワードの合成表示を容易に行うこ
とができる。コードワードを第２メモリに書込む場合、
およびこれらコードワードをこのメモリから読取る場合
のいずれの場合にもアドレス制御回路によってそのアド
レッシングを十分自動的に行い得るためプロセッサはこ
れに関して十分信頬し得るようになる。

第１メモリのビット比とプロセッサのデータワードとを
組合わせるためには前記制御回路はマスキング回路を設
け、これにより前記プロセッサから供給される第１デー
タに依存し前記第１メモリにより供給されるビット列の
部分または前記第２メモリにより供給されるコードワー
ドの部分を前記プロセッサにより供給される第２データ
の関連する部分と置換し得るようにする。これがため第
１メモリから読取った各ビット比をプロセッサを本質的
にロードすることなく関連する属性情報、特にカラー情
報と簡単に組合せることができる。

この例によっても個別のコードワードをプロセッサから
のコードワードにより直接部分的にまたは完全に簡単に
置換することもでき、従って外部的に供給された情報成
分から発生した画像の変更を容易にかつ明確に行うこと
ができる。また、この場合にもアドレス制御回路によっ
てプロセッサを十分に信幀性をもってプログラム実行す
ることができる。

本発明の他の例ではコードワードの各ビットに対し、前
記マスキング回路は切換スイッチを設け、これによりビ
ット列またはコードワードの情報或いは前記プロセッサ
により供給されるデータを、前記プロセッサにより供給
されるマスキング情報に選択的に依存しレジスタに記憶
されるようにコードワード出力として供給し得るように
する。プロセッサにより置換すべきコードワードの位置
はプロセッサによって前取て供給されたマスキング情報
で容易に選択することができる。

本発明の更に他の例では前記マスキング回路によって前
記第１メモリにより供給されるビット列に対しシフト回
路を進段し、このシフト回路によってビット列の各ビッ
トをビット列の位置に依存する多数の位置だけシフトす
ると共に同一の値を複数の隣接ビット位置に割当てるよ
うにする。かようにして特に二重または多重幅のキャラ
クタを少数の回路素子を用いて表示することができる。

また２倍の高さの表示もアドレス制御回路を用いて関連
するアドレス変換により容易に行うことができる。

プロセッサに殆ど関係無くアドレス制御を行うためには
前記アドレス制御回路はアドレスを所定のステップに変
更するアドレスコンビ子−夕と、前記プロセッサにより
チャージし得るアドレス可能なアドレスレジスタと、前
記アドレスコンピュータにより変更されたアドレスおよ
び選択されたアドレスレジスタに記憶されたアドレスを
比較する比較器とを具えるようにする。このアドレスコ
ンピュータを簡単な加算器／減算器とし、これにより関
連するアドレスレジスタでプロセッサにより決められた
ステップの値を初期アドレスに加算するか、またはこれ
らの初期アドレスからこれらステップの値を減算するた
め、プロセッサは大きな画像範囲に対して初期アドレス
を単に供給する必要があるだけである。プロセッサによ
り供給される画像フィールドの処理をアドレス制御回路
によって決める場合を比較器により決めるようにする。

制御回路により実施される処理動作中に所定のステップ
幅のみが生ずるため、この場合にはアドレスを変更する
ためのステップ幅の値を前記アドレス制御回路のリード
オンリメモリに記憶し得るようにする。かようにしてア
ドレス制御回路によってプロセッサにより容易に制御し
得るほぼ自己保持されたユニットを構成することができ
る。

制御回路およびアドレス制御回路の処理、特にこれら回
路におけるレジスタの書込みおよび読出しの制御はプロ
セッサによって完全に実施することができる。しかし、
これらの処理に対して数回の固定された実行のみを行う
ため、本発明の好適な例では前記制御回路はカウンタお
よびリードオンリメモリよりなるプロセッサ制御ユニッ
トを具え、このリードオンメモリは前記プロセッサ制御
ユニットによりアドレスし得ると共にその数個の出力端
子を前記第３切換スイッチを経て前記カウンタのセット
入力端子に接続し、前記リードオンリメモリの残りの出
力端子によって特に前記マスキング回路および前記アド
レス制御回路の制御ラインを構成し得るようにする。か
ようにして制御回路およびアドレス制御回路で制御実行
の初期値を供給する必要があるだけであり、したがって
プロセッサに関係無く更に信頬性をもって他の実行を行
うことができる。

本発明の好適な例では前記制御回路、前記アドレス制御
回路および前記コンバータを単一モノリシック集積回路
配置に組込み得るようにする。カラー表示管の表示回路
を構成するためには所望の偏向回路のほかに数個の他の
能動素子を必要とするだけである。関連する半導体製造
技術ではこれら回路素子とプロセッサとを半導体ウェフ
ァに集積化すると共にメモリのみを外部的に配設して極
めて簡潔な構成とすることもできる。

図面につき本発明を説明する。

第１図は本発明画像制御信号発生配置の重要な部分であ
る画像信号制御ユニット１０を示し、このユニットによ
ってその３個の出力端子１８からカラー表示管（図示せ
ず）を制御する好適にはアナログ状のカラー制御信号を
発生する。画像信号制御ユニット１０を双方向データラ
イン１７を経て書込／読取メモリ１６に接続し、このメ
モリ１６はアドレスライン１９を経て画像信号制御ユニ
ットｌＯによりアドレスする。データライン１７および
アドレスライン１９は通常のようにデータおよびアドレ
スの個別のビットに対する比較的多数の並列の個別のラ
インを具え一図面を簡単とするためにこれらラインを図
面では二重ラインで示す。後述する処ではこれを例えば
第１図のライン１３および１５のような多重ラインで示
す。

また、画像信号制御ユニッ）１０を双方向データライン
１３およびアドレスライン１５を経てプロセッサ１２に
接続し、このアドレスライン１５にはリードオンリメモ
リ１４を接続する。このリードオンリメモリ１４は特に
プロセッサ１２のプログラムデータおよび画像信号制御
ユニット１０の他の固定データをも具える。プロセッサ
１２は単一の集積回路として形成される通常のマイクロ
プロセッサとすることができる。かかるマイクロプロセ
ッサは市販されており、廉価に得ることができる。また
この画像信号制御ユニッ）１０を単一の集積回路として
好適に形成し、回路部品間の外部接続の数を減少し、従
ってその信転性を増大することもできる。

プロセッサ１２はライン１１を経てワードを受け、この
ワードはそのソースに依存して所定のように構成する。

オペレータがプロセッサ１２を命令し得る特にキーボー
ドのようなオペレーティングユニット（図示せず）をこ
のプロセッサに接続する。

このプロセッサはこれら命令に従ってライン１１を経て
供給されるワードを予備処理すると共にキャラクタコー
ドを発生し、これらキャラクタコードをデータライン１
３を経て画像信号制御ユニット１０に供給すると共にア
ドレスライン１５を経てこれから発生し表示すべき画像
情報をカラー画像のいずれかの位置に導入し得るように
する。画像信号制御ユニット１０によってこれらキャラ
クタコードを処理してキャラクタコードを所定フォーマ
ットのコードワードに変換し、これらコードワードをデ
ータライン１７を経て前記メモリ１６に記憶すると共に
画像情報を遅延するためにこれらコードワードをカラー
画像管（図示せず）のビーム偏向に周期的に同期して前
記メモリ１６から読み取り、かつデータライン１７を経
て画像信号制御ユニット１０に供給し、この画像信号制
御ユニット１０によってこれからカラー画像信号を発生
し、これら信号をライン１８に供給する。更に、この目
的のためにこの画像信号制御ユニット１０にはクロック
信号および同期信号（図示せず）の入力端子および出力
端子を設ける。

第１図ではプロセッサ１２並びにメモ１月４および１６
は既知の素子とする。しかし、この画像信号制御ユニッ
トｌＯは第２図のブロック図に示すように一層拡張して
構成することができる。プロセッサ１２（第１図）の多
重ライン１３および１５をインターフェース回路２０に
接続し、このインターフェース回路によってこれらライ
ンの信号をライン２１を経て供給されるプロセッサの制
御信号に変換すると共に回路の他の部分に供給し、かつ
これら信号をプロセッサデータおよびプロセッサアドレ
スに変換し、これらデータおよびアドレスを夫々ライン
２３および２５を経て回路の他の部分に供給する。

また、クロック制御ユニット２４（第２図）は入力端子
２９を経てクロック信号を受けると共にライン２１およ
び２３を経て供給される信号によってクロック制御信号
を発生し、これらクロック制御信号は多重ライン２１の
他のラインを経て供給される。

また、このクロック制御ユニット２４は同期信号をも発
生し、これら同期信号は出力端子を経て供給されると共
に例えばカラー画像を発生するカラー表示管のビーム電
流の偏向を制御する。

制御回路２２では前記ワードから形成され前記プロセッ
サのデータライン１３を経て供給されしかもライン２３
を通過するキャラクタコードを制御ライン２１の制御信
号と共働してコードワードに変換すると共に発生したコ
ードワードは再びデータライン２３を経てメモリ制御ユ
ニット２８に供給する。このメモリ制御ユニットによっ
てライン１７および１９にデータワードおよびアドレス
を発生し、これらデータワードおよびアドレスを第１図
のメモリ１６に供給し、このメモリ１６はカラー制御信
号を発生するコードワードを具えると共に例えばプロセ
ッサによりこれらワードから形成されキャラクタを表す
キャラクタコードを後述するように関連するビット比に
変換する。

しかし、メモリ制御ユニット２８は書込み作動を制御す
るために用いるだけでなく前記メモリ１６からの読取作
動を制御するためにも用い、読取られたコードワードは
データライン２３を経て変換器２６に供給し、更に、こ
の変換器２６はライン２５を経てアドレス信号を受ける
と共にライン２１を経て制御信号を受け、これら信号は
前記インターフェース回路２０のプロセッサ信号から発
生するか、またはクロック信号発生器即ちクロック制御
ユニット２４に発生する。変換器２６によって出力ライ
ン１８に一連の並列データワードを発生し、これらデー
タワードは表示すべき画像の割合で発生すると共にこれ
ら画素の色を表示する。これらカラーデータワードを既
知のように３連ディジタル−アナログ変換器（図示せず
）に供給し、これによりこれらワードから出力ライン１
８に３個のアナログ制御信号を発生し、このディジタル
−アナログ変換器が上記変換器２６に含まれない限りに
おいて画像表示管を制御する。

第３図はデータを処理するために、特に・プロセッサに
より形成されるキャラクタコードを第２メモリのコード
ワードに変換するために用いられる制御回路２２の部分
をブロック図で示す、これら第１および第２メモリによ
って種々の異なるメモリ範囲、即ち、物理的に均等なメ
モリの種々の異なるアドレス範囲を１メモリ範囲にデー
タワードを書込むかまたはｌメモリ範囲からデータワー
ドを読取るための単一の並列マルチビットデータ接続に
よりカバーし得るようにする。

この並列マルチビットデータ接続は双方向データライン
３１を経てメモリレジスタ３２まで延在し、このメモリ
レジスタはライン３１を経て供給されるデータワードを
制御信号によって並列に書込むと共にこのデータワード
を後述するシフト回路３４に供給する。まず最初このシ
フト回路３４によってライン３３を経て夫々供給された
データワードを変化しない形態で供給すると共にこれを
マスキング回路３０の第１入力端子に供給するものとす
る。マスキング回路の第２入力端子をライン３９を経て
レジスタ３８の出力端子に接続し、このレジスタ３８に
はプロセッサから並列データワードをライン３５を経て
供給する。

マスキング回路３０は２つのライン３３および３９の各
ビットに対する切換スイッチまたは２つのラインに存在
する各ビットに対する切換スイッチを具え、これら切換
スイッチはレジスタ３６の出力端子に接続されたライン
３７の１ビツトによって夫々制御し、このレジスタ３６
はライン３５を経てプロセッサからデータワードをも受
ける。ライン３５にデータワードを書込む２個のレジス
タ３６および３８の選択は制御ライン（図示せず）を経
て行う。通常レジスタ３６をロードして切換スイッチを
プリセットし、このプリセットは特にキャラクタコード
をコードワードに変換する際にライン３３の多数の順次
のデータワードに対し一定である。

この場合には例えば種々の異なるキャラクタ組の選択に
対し追加のビットによりワードから形成されたプロセッ
サからの各キャラクタコードによって前記メモリのメモ
リ範囲から１フィールドの単一画素ラインのビットを順
次読出し、この際各ビット列は例えば１２ビツトを具え
、これらビット列を全部で３２ビツトの処理を行い得る
マスキング回路３０に順次に供給する。各ビット列の残
りの２０ビツトはライン３７を経てマスキング回路３０
の関連する切換スイッチをセットすることによりライン
３９を経る情報を構成する。かくして発生した３２ビツ
トは上下１６ビツトよりなる２半部の形態で関連するラ
イン（図示せず）を経かつライン３１を経てマスキング
回路３０に順次供給し、更に、前記メモリに供給する。

この場合メモリは１６ビツトでデータワードを記憶し得
るものとする。

また、この回路によってグラフィック情報を表示するコ
ードワードを発生または変更させることもできる。この
場合にはデータライン３１を経て供給される１６ビツト
コードワードは４個の順次の画素の４ビツトカラー情報
を具えるようにする。レジスタ３６にあらかじめ供給さ
れた関連するマスキング情報によって、マスキング回路
３０のデータライン３３を経て供給されるかかるコード
ワードの１個以上の画素のカラー情報をプロセッサから
データライン３５、レジスタ３８および３９を経てマス
キング回路３０に供給される情報成分と置換することが
できる０次いで変化したコードワードをデータライン３
１を経て前記メモリに供給し、これに書込む。

シフト回路によって、データライン３１を経て供給され
るビット列の２倍の幅のキャラクタを表わすためにビッ
ト列の全ビット数に前記ビット半部を拡張し、毎回シフ
ト回路３４の出力ライン３３の２つの隣接ビットがビッ
ト列を保持しなから関連するビット入力の同一ビット値
を受け、かつかくして拡張したビット列をマスキング回
路３０に供給して完全なコードワードに変換しこれを記
憶し得るようにする。次いでデータライン３１を経て供
給されるビット列の第２半部を同様に拡張しマスキング
回路３０に供給し同一の情報によってライン３９を経る
１つの完全なコードワードに変換しこのコードワードを
画素の次の群の位置で前記メモリに記憶する。シフト回
路のビット列のこれら拡張はシフト回路３４の制御信号
（図示せず）により並列作動する切換スイッチによって
行う。

メモリ（第１図のメモリ１６）からのデータの処理並び
にこれらデータおよび第３図に示す制御回路２２の一部
分のマイクロプロセッサのデータの組合せは既に説明さ
れている。前記メモリは第４図ニ詳細に示す回路によっ
てアドレスする。この回路は第３図の回路と同様に入力
端子３５を経てデータ特に第２図のライン２３に供給さ
れるプロセッサデータの１部分または全部を受ける。こ
れらデータを回路４２、スイッチ４４およびレジスタ６
０に供給し、このレジスタの機能を以下に説明する。ラ
イン４１に夫々供給される回路４２および４４の出力並
びにアドレスコンピュータ５０の出力は通常高オーミツ
クであり、関連する制御ライン（図示せず）に制御信号
が存在する場合にのみ低オーミンクなデータワードをこ
のライン４１に発生する。

ライン３５に受けかつプロセッサからのキャラクタコー
ドを示すデータワードを回路４２で最も簡単な場合には
これを多数の位置ずらせてアドレスに変換し、ライン４
１を経て所定のアドレスレジスタ４６に書き込む。この
アドレスレジスタはライン４３を経て選択し、このライ
ン４３はマルチプレクサ４８を経てプロセッサ（第２図
参照）の所定のアドレス情報またはライン５５からの内
部実行回路の所定のアドレス情報を受ける。この内部実
行回路は以下に説明する。マルチプレクサ４８はライン
２１のプロセッサからの制御信号によって制御するのが
好適である。

制御されたアドレスレジスタ４６に記憶されたアドレス
はこれをライン４５に供給し、かつレジスタ６０からの
多数の最上位ビットにより形成してレジスタ６０により
決まる瞬時メモリ範囲を選択し得るようにする。レジス
タ６０は実際には２つの値を有し、アドレス中読出し及
び書込みに種々の異なるメモリ範囲を用い得るようにす
る。

また、ライン４５をアドレスコンピュータ５ｏの一方の
入力端子に接続し、このアドレスコンピュータの他方の
入力端子にライン４７を経てマルチプレクサ５２から他
のデータを供給する。このマルチプレクサにはメモリレ
ジスタをも設ける。キャラクタコードをコードワードに
変換する場合にはマルチプレクサ５２を制御ライン（図
示せず）を経てセツトしライン４９のデータをライン４
７に供給し、このデータをライン５１を経て制御し得る
小さなり−ドオイリメモリ５４によって供給する６例え
ばこのメモリによって正の１ユニツトステツプを供給し
、アドレスコンピュータ５０によって供給されたアドレ
スを１ユニツト増大してこれをライン４１に供給し、ア
ドレスレジスタ４６に再書込みを行い得るようにする０
次いでキャラクタフィールドの第２の画像ラインの情報
を含む次のメモリ位置をアドレスし、１つのキャラクタ
の前記情報をこの形態で順次アドレスする。この情報を
第３図の回路で第３図につき説明した所と同様に処理す
る。

しかし、ライン３５を経て供給されるデータによっても
直接アドレスを表し、例えば個別の画素または大きな画
像範囲に影響を与えるようになり、このデータをスイッ
チ４４を経てライン４１に直接供給する。後者の場合に
は大きな画像範囲を例えば出発点によって示すことがで
き、しかも例えばこの画像範囲の内容を変化させるか、
またはこの画像範囲の情報をメモリからの他の情報成分
で置換することにより高さおよび幅の寸法を示すことが
できる。この場合には多数の画素に対して同一の作動を
連続的に行うため、この実行をプロセッサにより個別に
制御する必要はなく、後述する内部実行制御回路によっ
て個別に完全に制御することができる。変化すべき画像
範囲に関する表示および含むべきデータに関する表示を
個別のレジスタ４６に書込み、これらレジスタはライン
２５を経てプロセッサにより選択し、次いでマルチプレ
クサ４８を切換えてライン５５を経て前記内部実行制御
回路からアドレスを選択し得るようにする。

出発点および次いで個別に処理すべき画像範囲の大きさ
を設定することにより、この画像範囲の終端部に到達す
る際にこれをチェックする必要がある。この目的のため
この終端値をアドレスコンピュータ５０で出発値および
画像範囲の大きさから計算し、この計算した値をレジス
タ５６にアドレスレジスタ４６を経て書込み、このレジ
スタ５６はその内容をライン５３を経てコンピュータ５
８に供給し、このコンピュータ５８にはその他方の入力
端子にライン４５の瞬時アドレスを供給する。所望の画
像範囲の個別の画素を連続的に処理し、終端点に到達す
る際に比較器５８によって出力端子５９からの信号を供
給して内部実行制御に影響を与えるようにする。

同様に他の同様の実行に対するアドレスもその制御に必
要なプロセッサを用いる事なくほぼ内部的に発生させる
ことができる。特にレジスタの書込みおよび読出しに必
要な制御信号およびマルチプレクサを切換えるに必要な
制御信号は第５図に詳細に示す内部実行制御ユニットに
より大部分を供給することができる。この内部実行制御
ユニットは何等他のデコーディングを行うことなく所望
の制御信号の全部を具える極めて広いワード幅のリード
オンリメモリ６２を具える。これは極めて少数の回路素
子のみを必要とすることを意味する。

その理由゛は極めて特定の実行のみを行い、従って少数
の個別のステップのみ、即ちリードオンリメモリ６２に
少数の個別のデータワードのみを必要とするからである
。

リードオンリメモリ６２はカウンタ６４を経てアドレス
し、このカウンタの制御は入力端子６１を経て行い、こ
のカウンタは例えば入力端子６１を経てリセットし、ク
ロック信号により順方向に計数し、またライン６７を経
て供給される位置にセットすることができる。この位置
はマルチプレクサ６６により、特にライン３５のプロセ
ッサデータと、ライン３１（第３図）の所定データビッ
トおよび比較器５日（第４図）の出力端子５９で優勢と
なるような他の回路部分の信号条件よりなるライン６９
のデータと、リードオンリメモリ６２により多重ライン
６３に発生するデータとによって供給し、これらデータ
の選択はリードオンリメモリ６２から読出したデータワ
ードの所定のビットによりライン６４を経て制御する。

リードオンリメモリ６２によりライン６３に供給された
位置にカウンタ６４をセットすることにより実行サイク
ルを容易に実施でき、しかもライン３５および６９のデ
ータによって特に後者の場合に内部条件に依存する所定
の実行を選択する。また、リードオンリメモリ６２によ
って、第４図のアドレスコンピュータ５０によりアドレ
ス計算に用いられる固定値に対してはリードオンリメモ
リ５４のアドレスをライン５１を経て供給し、第４図の
アドレスレジスタ４６の選択はライン５５を経て行い、
特に第３および４図の回路のレジスタおよびマルチプレ
クサの他の制御信号は多重ライン５７を経て供給する。

【図面の簡単な説明】

第１図は本発明画像制御信号発生配置の主要回路部分を
示すブロック図、 第２図は画像信号制御ユニットを示すブロック図、 第３図は画像信号制御ユニットの制御回路を詳細に示す
ブロック図、 第４図はアドレス制御の構成を示すブロック図、第５図
は上記制御回路の実行回路の構成を示すブロック図であ
る。 １０・・・画像信号制御ユニット １１、２５．３３．３５．３７．３９．４１．４３．４
５．４７．４９．５１．５３．５５．６５゜６７．６９
・・・ライン １２・・・プロセッサ １３．１７．３１・・・双方向データライン１４．５４
．６２・・・リードオンリメモリ１５、１９・・・アド
レスライン １６・・・書込／読出メモリ　１８・・・出力ライン２
０・・・インターフェース　２１．５７．３６・・・多
重ライン２２、４２・・・制御回路　　　２３・・・デ
ータライン２４・・・クロックユニット　２６・・・コ
ンバータ２７．５９・・・出力端子　　　２８・・・メ
モリ制御ユニット２９．６１・・・入力端子　　　３０
・・・マスキング回路３２・・・メモリレジスタ　　３
４・・・シフト回路３６、３Ｂ、　５６．６０・・・レ
ジスタ４４・・・スイッチ　　　　　４６・・・アドレ
スレジスタ４Ｂ、　５２．６６・・・マルチプレクサ５
０・・・比較器　　　　　　６４・・・カウンタＣつ

Claims (1)

1. 【特許請求の範囲】 １、画像制御信号、特に画像のマトリックスの形態の画
   素を順次表示するカラー画像制御信号を発生する配置で
   あって、画像の画像情報を個別のワード列として受け、
   そのビット組合せは夫々が複数の画像を有する複数のラ
   インを具える１フィールド内の表示すべき１画素または
   １キャラクタの色度或いは例えばキャラクタの色度およ
   び背景色のような表示すべきキャラクタの属性を示す制
   御コードを示し、受信ワードの少なくとも処理を制御す
   るプロセッサと、表示すべきキャラクタを示すワードか
   ら取出されたキャラクタコードによりアドレスされ、且
   つ画素ラインの数により決まるビット組合わせによりア
   ドレスされ、しかも関連する画素ラインの画素列を示す
   １ビット列を供給する第１メモリと、画素の表示に順次
   同期して繰返し読み出されるコードワードを記憶する第
   ２メモリと、シフトレジスタを有し前記第２メモリから
   読出されたコードワードを前記画素の表示順序で発生す
   るカラー制御信号列に変換する並列−直列変換用コンバ
   ータとを具える画像制御信号発生配置において、制御回
   路を用い、これにより前記第１メモリから読出された少
   なくともビット列と前記プロセッサにより供給され前記
   属性を示す制御コードからビット列の場合に取出された
   データとを組合せ、各々が多数の順次の画素の完全な画
   像情報を有するコードワードを発生し、アドレスがプロ
   セッサのアドレス情報からアドレス制御回路により発生
   する前記第２メモリのメモリ位置に前記発生コードワー
   ドを書込むようにしたことを特徴とする画像制御信号発
   生配置。 ２、前記制御回路はマスキング回路を設け、これにより
   前記プロセッサから供給される第１データに依存し前記
   第１メモリにより供給されるビット列の部分または前記
   第２メモリにより供給されるコードワードの部分を前記
   プロセッサにより供給される第２データの関連する部分
   と置換するようにしたことを特徴とする請求項１記載の
   画像制御信号発生配置。 ３、コードワードの各ビットに対し、前記マスキング回
   路は切換スイッチを設け、これによりビット列またはコ
   ードワードの情報或いは前記プロセッサにより供給され
   るデータを、前記プロセッサにより供給されるマスキン
   グ情報に選択的に依存しレジスタに記憶されるようにコ
   ードワード出力として供給するようにしたことを特徴と
   する請求項２記載の画像制御信号発生配置。 ４、前記マスキング回路によって前記第１メモリにより
   供給されるビット列に対しシフト回路を進段し、このシ
   フト回路によってビット列の各ビットをビット列の位置
   に依存する多数の位置だけシフトすると共に同一の値を
   複数の隣接ビット位置に割当てるようにしたことを特徴
   とする請求項３記載の画像制御信号発生配置。 ５、前記アドレス制御回路はアドレスを所定のステップ
   に変更するアドレスコンピュータと、前記プロセッサに
   よりチャージし得るアドレス可能なアドレスレジスタと
   、前記アドレスコンピュータにより変更されたアドレス
   および選択されたアドレスレジスタに記憶されたアドレ
   スを比較する比較器とを具えるようにしたことを特徴と
   する請求項１〜４の何れかの項記載の画像制御信号発生
   配置。 ６、アドレスを変更するためのステップ幅の値を前記ア
   ドレス制御回路のリードオンリメモリに記憶するように
   したことを特徴とする請求項５記載の画像制御信号発生
   配置。 ７、前記制御回路はカウンタおよびリードオンリメモリ
   よりなるプロセッサ制御ユニットを具え、このリードオ
   ンメモリは前記プロセッサ制御ユニットによりアドレス
   し得ると共にその数個の出力端子を前記第３切換スイッ
   チを経て前記カウンタのセット入力端子に接続し、前記
   リードオンリメモリの残りの出力端子によって特に前記
   マスキング回路および前記アドレス制御回路の制御ライ
   ンを構成するようにしたことを特徴とする請求項１〜５
   の何れかの項記載の画像制御信号発生配置。 ８、前記制御回路、前記アドレス制御回路および前記コ
   ンバータを単一モノリシック集積回路配置に組込むよう
   にしたことを特徴とする請求項１〜７の何れかの項記載
   の画像制御信号発生配置。