JPS632490B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、例えばMOSトランジスタの如き半
導体素子を用いたデイジタル・アナログ変換器
（以下、D/A変換器と記す）に関するものであ
り、更に詳しくは、変換時間が短くてすみ、しか
も使用する抵抗器に要求される精度が高いことを
要しないためIC化に好適であるようなD/A変換
器、換言すると、テレビ受信機のゴースト除去装
置に用いて好適であるようなD/A変換器に関す
るものである。

〔従来技術〕

送信アンテナから直接到来する電波（希望波）
と、建造物などから反射してくる電波が同時に受
信アンテナで受信されると、希望波による画像と
反射波による画像がずれて現われ、いわゆるゴー
ストが発生する。テレビジヨン受信機にとつてか
かるゴーストは画質を劣化させる大きな原因とな
つており、従来から種々の方法によつてゴースト
を除去、防止する対策が試みられて来た。その１
つとしてビデオ帯におけるトランスバーサルフイ
ルタによるゴースト除去方式がある。この方式は
ビデオ信号に含まれる最高周波数成分から決まる
微小な遅延時間をそれぞれもつ遅延素子を多数直
列に接続し、各遅延素子出力を係数回路により加
重加算して出力することにより、ゴーストを除去
したゴースト補償信号を得るものである。

このようなトランスバーサルフイルタによるゴ
ースト除去装置の例を第１図にブロツク図で示
す。同図において１はビデオ信号入力端子、２は
ビデオ信号出力端子、３はトランスバーサルフイ
ルタ、４は減算器、５は基準信号発生回路、６は
微分回路、７はコンパレータ、８はシフトレジス
タ、９は減算器、１０はタツプ利得メモリ、１１
はD/A（デイジタル・アナログ）変換器、１２
は同期信号分離回路、１３はタイミング発生回
路、である。

第２図は、第１図におけるトランスバーサルフ
イルタ３の詳細を示すブロツク図である。同図に
おいて１４は加算器、１５は遅延時間τの遅延素
子、１６はタツプ増幅器、である。なお、タツプ
増幅器１６は、タツプ利得メモリ１０からD/A
変換器１１を介して入力される制御電圧によつて
その増幅利得を可変できる増幅器、である。

先ず第１図の回路構成における動作の概要を説
明する。

入力端子１から入力されたビデオ信号は、トラ
ンスバーサルフイルタ３を経由して出力端子２か
ら次段の回路へ送出されるわけであるが、この送
出ビデオ信号にゴースト成分が含まれていたら、
この成分を除去してから送出するようにしたいわ
けである。そこで、フイルタ３から出力されたビ
デオ信号に含まれているゴースト成分と検出する
ことが必要になる。

ビデオ信号の中から、都合によつて特に垂直同
期信号を選び出し、これに重畳されているゴース
ト成分を検出するようにするのが技術的に容易な
方法である（絵柄に重畳されているゴースト成分
を検出しようとすると、絵柄は絶えず変動する信
号であるから、ゴースト成分の検出は困難であ
る）。

入力端子１におけるビデオ信号は、同期信号分
離回路１２において垂直同期信号を分離される。
分離された同期信号は、タイミング発生回路１３
に供給され、タイミング信号発生の基準として用
いられる。基準信号発生回路５は、タイミング発
生回路１３から指示されるタイミングに従つて、
垂直同期信号を基準信号として発生している。従
つて、フイルタ３の出力であるビデオ信号中に含
まれている垂直同期信号と、回路５から出力され
る基準信号としての垂直同期信号を減算器４で減
算すれば、ビデオ信号中の垂直同期信号に重畳さ
れていたゴースト成分が求まる。

このゴースト成分を微分回路６で微分し、更に
微分出力をコンパレータ７においてデイジタル化
（２値化）し、このデイジタル出力をシフトレジ
スタ８に書き込む。書き込むタイミングはタイミ
ング発生回路１３により制御されている。シフト
レジスタ８から読み出されたデータに従つて、タ
ツプ利得メモリ１０に記憶されている利得データ
を修正する。すなわち、メモリからデータを読み
出し、減算器９において、シフトレジスタ８から
読み出されたデータに従つて修正を加え、それを
またメモリ１０に書き込むわけである。

このプロセスが終了すると、次にメモリ１０か
らタツプ利得データを読み出し、D/A変換器１
１によりアナログ電圧に変換した後、このアナロ
グ電圧を制御電圧としてトランスバーサルフイル
タ３におけるタツプ増幅器１６に印加してその増
幅利得を制御する。その結果、フイルタ３から
は、ゴースト成分の軽減されたビデオ信号が出力
されることになる。以上のプロセスを繰り返すこ
とにより、最終的には、フイルタ３からゴースト
成分の全く重畳されていないビデオ信号が出力さ
れるようになる。

第３図は第１図に示したD/A変換器１１の詳
細を示す回路図である。同図において、２１，２
２はそれぞれ電流源として用いるＰ―MOSトラ
ンジスタ、２７は負荷容量、２０は電源電圧、２
３，２４はそれぞれＰ―MOSトランジスタ２１，
２２のオン時間を制御する充電用スイツチ、２６
は負荷容量２７の放電用スイツチ、３１は放電用
スイツチ２６をオンさせる制御信号、３０はクロ
ツク信号、２８，２９はスイツチ２３，２４をそ
れぞれオンさせる制御信号、３４はｎビツトの入
力デイジタル信号、３２，３３は入力デイジタル
信号３４の上位ｍビツトと下位（ｎ―ｍ）ビツト
のデータ内容に応じて制御信号２８，２９をそれ
ぞれ発生する回路、２５はD/A変換された出力
電圧、である。

入力デイジタル信号３４を10ビツト、制御信号
発生回路３２，３３の入力をそれぞれ５ビツトず
つとし、電流源Ｐ―MOSトランジスタ２１の電
流値₁を電流源Ｐ―MOSトランジスタ２２の電
流値₂の32（＝2⁵）倍となるように両トランジス
タのゲートサイズを調整し、それぞれのトランジ
スタにV_bなるゲートバイアス電圧を与えるもの
とする。変換動作は次のとおりである。

まず、放電用スイツチ２６を制御信号３１によ
つて一定時間オンさせることにより、負荷容量２
７にそれまで充電されていた電荷を放電し出力電
圧２５を零にする。次に制御信号発生回路３２か
らの制御信号２８あるいは制御信号発生回路３３
からの制御信号２９によつて充電用スイツチ２３
あるいは２４を一定時間オンさせて負荷容量２７
に充電する。ここで、出力電圧２５は充電用スイ
ツチ２３，２４のオン時間によつて決まる。換言
すれば入力デイジタル信号３４に対応したアナロ
グ出力電圧２５が得られる。このことを第４図を
参照して説明する。

第４図は、第３図において充電用スイツチ２３
あるいは２４のオン時間と出力電圧２５の関係を
示したグラフであり、その横軸は充電時間を、縦
軸は出力電圧を、それぞれ示している。ここで電
流源Ｐ―MOSトランジスタ２１のみについて考
えると、Ｐ―MOSトランジスタ２１の電流値を
₁、充電用スイツチ２３のオン時間をt_a、負荷
容量２７の容量値をC_Lとすると、出力電圧v_aは次
式で示される。

v_a＝₁×t_a／C_L Ｐ―MOSトランジスタ２２についても同様の
ことがいえる。

次に第５図を参照して、入力デイジタル信号３
４から制御信号発生回路３２，３３により充電用
スイツチ２３，２４の制御信号２８，２９を発生
するタイミングを説明する。３０はクロツク信
号、２８，２９は制御信号を示す。制御信号２８
または２９の“Ｈ”レベルの期間においてスイツ
チ２３，２４がオンを接続するものとする。

第５図では入力デイジタル信号３４の内容が、
“0010111110”の場合、つまり上位ｍビツトが
〔00101〕で下位（ｎ―ｍ）ビツトが〔11110〕の
場合を示す。制御信号発生回路３２，３３は入力
デイジタル信号３４のうちそれぞれ上位５ビツ
ト、下位５ビツトずつを入力し、入力データ分の
クロツク数だけ図示せざるカウンタによりカウン
トし、その期間、出力信号（すなわち制御信号２
８，２９）を“Ｈ”レベルに維持する。すなわ
ち、制御信号２８は、入力データ〔00101〕に対
応する10進数は５であるので、５クロツクを制御
信号発生回路３２内の図示せざるカウンタがカウ
ントする期間だけ、“Ｈ”レベルを維持し、制御
信号２９は、入力データ〔11110〕に対応する10
進数が30であるので、制御信号発生回路３３内の
図示せざるカウンタが30クロツクをカウントする
期間だけ、“Ｈ”レベルを維持するものである。

ここで制御信号発生回路３２，３３へ入力され
るデータはそれぞれ５ビツトとしたから、５ビツ
トの最高値〔11111〕の10進数は31であり、従つ
て制御信号２８，２９の“Ｈ”レベルを維持する
最長期間は、図示せざるカウンタが31個のクロツ
クをカウントするに要する期間である。

なお、トランスバーサルフイルタを用いたゴー
スト除去装置において使用されるD/A変換器は、
ビデオ信号やオーデイオ信号のA/D変換器、D/
Ａ変換器が変換時の線形性や波形ひずみを問題と
するのに対し、その動作機能上から、単調増加性
のみ保証されればよく、線形性や波形ひずみは問
題にならない。

すなわち第１図において、D/A変換器１１は、
タツプ利得メモリ１０から与えられるデイジタル
データが増加すれば、それに応じて単調増加する
アナログ電圧を出力してトランスバーサルフイル
タ３に供給し、そこにあるタツプ増幅器の増幅利
得を修正し、１回の修正で不充分ならば、何回で
も修正を繰り返せばよい。従つてD/A変換器１
１としては、入力デイジタルデータが増加した
ら、やはり増大したというだけのアナログ出力電
圧を出力できればよく、その増大の割合などは余
り問題にしなくてよい。このように、ゴースト除
去装置におけるD/A変換器は、入力デイジタル
データが増せば、出力アナログ電圧も単に増すと
いう、単調増加性が保証されればよい。

第３図に示したD/A変換器においては、入力
デイジタル信号３４は、上位ｍビツトと下位（ｎ
―ｍ）ビツトに分けられ、上位ビツトに対する
Ｄ／Ａ変換と下位ビツトに対するD/A変換が別個
に行なわれる。両者の関係を第６図を参照して説
明する。

上位ｍビツトに対するD/A変換が、第６図イ
に示す如く、すなわち横軸にｍビツト（この場
合、５ビツト）のデータを、縦軸にアナログ出力
をとつて示した如く、行なわれるものとすると、
下位（ｎ―ｍ）ビツト（この場合、同じく５ビツ
ト）に対するD/A変換は、第６図ロに示す如く、
上位ｍビツトにおける単位量（ＡとＢの間）をフ
ルスケールとして行なわれるものである。

上位ｍビツトに対するD/A変換において、単
位デイジタル量に対するアナログ量を₁とし、
下位（ｎ−ｍ）ビツトに対するD/A変換におい
て、単位デイジタル量に対するアナログ量を₂
とすると、上位ｍビツトも下位（ｎ―ｍ）ビツト
も共に５ビツトの場合、₁が₂の32（＝2⁵）倍
以上であれば、デイジタル入力信号ｎビツトの単
調増加に対しアナログ出力量も単調増加するこ
と、換言すれば、デイジタル入力信号が単調増加
するのに対し、一時的にもせよアナログ出力量が
減少したりすることはないこと、が理解されるで
あろう。

さて、ゴースト除去装置に用いられている従来
のD/A変換器は、すでに説明したように、D/A
変換に要する期間として、入力デイジタル量によ
り表わされる個数のクロツクをカウントするのに
要する期間は少なくとも必要とするものであつた
から、入力デイジタル信号が10ビツトで、そのう
ちの上位と下位の各ビツト数が５のときは、最大
31個のクロツクをカウントするのに要する期間を
必要とした。そこでクロツクの周波数を5MHzと
すると、6.2μsの時間をカウントするのに要する
ことになり、更に、D/A変換動作に先立つて負
荷容量の放電のために要する時間もあり、トラン
スバーサルフイルタに内蔵されるタツプ増幅器が
100個以上もある場合、すべての増幅器にタツプ
利得が振り分けられるまでに1ms以上もの時間が
かかることになり、ゴースト除去性能上、問題と
なつていた。

〔発明の目的〕

本発明は、上述のような従来技術における問題
点を解決するためになされたものであり、従つて
本発明の目的は、原理的にD/A変換時間が短く
てすむような、従つてゴースト除去装置に用いて
好適なD/A変換器を提供することにある。

〔発明の概要〕

上記目的を達成するため、本発明においては、
電源と負荷抵抗との間に、互いに並列に接続され
たｎ個（但しｎ２）の半導体素子を接続し、該
ｎ個のうちの（ｎ―１）個の半導体素子（以下、
第１の半導体素子群という）の各ゲートを共通な
ゲートバイアス電位源に接続し、入力されたデイ
ジタルデータの上位ビツトの値により定まる数だ
け前記第１の半導体素子群の中から半導体素子を
選択してオンさせることにより前記負荷抵抗に電
流を流し、該負荷抵抗における電圧降下を前記上
位ビツトに対応したアナログ量として取り出すよ
うにした第１のD/A変換回路と、 前記ｎ個のうちの残る１個の半導体素子（以
下、第２の半導体素子という）のゲートへ、入力
されたデイジタルデータの下位ビツトの値により
定まるゲート電圧を印加してオンさせることによ
り前記負荷抵抗に電流を流し、該負荷抵抗におけ
る電圧降下を前記下位ビツトに対応したアナログ
量として取り出すようにした第２のD/A変換回
路と、 を備え、前記第２の半導体素子を経て負荷抵抗に
流入する電流は、それが最大の場合であつても、
前記第１の半導体素子群の中でオン時に一番少な
い電流を流す半導体素子の該電流値に等しいか、
またはそれ以下であるように回路定数を定めた点
を特徴としている。

〔発明の実施例〕

次に図を参照して本発明の一実施例を説明す
る。第７図は本発明の一実施例を示す回路図であ
る。同図において、４０は電流源として用いるＰ
―MOSトランジスタ、４１は負荷抵抗、４２は
電源電圧、４３はデコーダ、１１１，１１２，１
１３，１１４…はゲートバイアス電圧選択スイツ
チ、１３１，１３２，１３３…はゲートバイアス
電圧発生用抵抗、３４は入力デイジタル信号、２
５は出力電圧である。

前記従来例の説明と同じく入力信号３４は10ビ
ツトのデイジタル量であるとする。電源電圧４２
とGND（アース）間に2¹⁰−１＝1023個の抵抗
（１３１，１３２，１３３等々）を直列に接続し、
電源電圧４２、GNDおよび各隣り合う２抵抗間
の電圧の中から、選択スイツチ１１１，１１２，
１１３…によつて任意の電圧を選び出し、Ｐ―
MOSトランジスタ４０のゲートにバイアス電圧
として加える。Ｐ―MOSトランジスタ４０はゲ
ートバイアス電圧に応じて流れる電流量が決まる
ため、抵抗値が一定な負荷抵抗４１においてD/
Ａ変換された出力電圧２５を得ることができる。
デコーダ４３では、入力信号３４に応じて選択ス
イツチ１１１，１１２，１１３…のうちの何れか
一つのみを選択してオンするような2¹⁰＝1024本
の制御信号のうちの一つを出力する。

ゲートバイアス電圧とＰ―MOSトランジスタ
４０に流れる電流の関係を第８図に示す。第８図
で横軸はゲートバイアス電圧V_G、縦軸はＰ―
MOSトランジスタ４０に流れる電流_DSを示す。
第８図よりゲートバイアス電圧V_Gが低くなるの
に伴い電流_DSは単調に増加することが判るであ
ろう。そこでこの電流を第７図において、負荷抵
抗４１に流すことにより、出力電圧２５の単調増
加性が得られる。

ここでゲートバイアス電圧発生用抵抗１３１，
１３２，１３３…の抵抗値は正でありさえすれば
一定の等しい値である必要はない。一定の等しい
値でなくても任意に選択した或る抵抗の両端の電
圧つまりゲートバイアス電圧は異なるため、第８
図より異なるゲートバイアス電圧に対し異なる出
力電圧を得られることが判る。そしてゲートバイ
アス電圧発生用抵抗１３１，１３２，１３３…は
電源電圧４２とGND間を分圧しているため、各
接点の電圧つまりゲートバイアス電圧の単調増加
性は保たれている。

以上より入力デイジタル信号３４の大きさに応
じて、順次より低いゲートバイアス電圧を選択し
てＰ―MOSトランジスタ４０のゲートに加える
ことにより、抵抗１３１，１３２，１３３等に関
し寸法・精度上の制約を全く受けることなし、単
調増加する出力電圧２５を得ることが可能であ
る。

ところが、この回路では入力デイジタル信号３
４が10ビツトの場合、ゲートバイアス電圧発生用
抵抗１３１，１３２，１３３…と、ゲートバイア
ス電圧選択スイツチ１１１，１１２，１１３，１
１４…とは、それぞれ1023個、1024個を要するこ
ととなり、回路規模上問題となる。

第９図は、第７図に示した本発明の第１の実施
例の問題点を解決するため該第１の実施例を改良
した本発明の第２の実施例を示す回路図である。
同図において、４０１，４０２，４０３…は電流
源として用いるＰ―MOSトランジスタ、１２１，
１２２，１２３…はＰ―MOSトランジスタ４０
１，４０２，４０３…の電流源電流をオン、オフ
する制御スイツチ、４５は、入力デイジタル信号
３４のうちの上位ｍビツトの値に応じて、（2^m−
１）本の出力のうち、ｍビツトの値の10進数換算
値に等しい本数だけ、出力を選択してオンに転じ
るデコーダ、４３は入力デイジタル信号３４のう
ちの下位（ｎ―ｍ）ビツトの値に応じて、2⁽ⁿ―^m)
−１本の出力のうちの特定の１本のみを選択して
オンに転じるデコーダであり、そのほか、第７図
におけるのと同じ番号のものは、同じ物を示して
いる。

さて、デイジタル信号３４が10ビツトとし、そ
れを上位、下位各５ビツトずつに２分割するもの
とする。上位５ビツトを入力されるデコーダ４５
の出力としては、最大限、その31本の出力線のす
べてを選択してオンに転じ得るから、この場合、
制御スイツチ１２１，１２２，１２３…のすべて
が閉じられる。従つてこのとき、電流源としての
Ｐ―MOSトランジスタ４０１，４０２，４０３
…等のすべてのトランジスタからの各電流を加え
合わせて負荷抵抗４１に供給することができる。

すなわち、Ｐ―MOSトランジスタ４０１，４
０２，４０３…のゲートバイアス電圧としては共
通にV_bが供給されており、入力信号ｍビツト
（この場合５ビツト）に応じて31個の制御スイツ
チ４０１，４０２，４０３…のうちの所要の数だ
けのスイツチがオンし、32種の大きさのうちの一
つの電流値を負荷抵抗４１において得ることがで
きる。下位５ビツトの入力デイジタル信号（ｎ―
ｍ）は、第７図の場合と同様に、（2⁽ⁿ―^m)−１）
本の出力のうちの１本を選択してオンに転じ、Ｐ
―MOSトランジスタ４０のゲートバイアス電圧
を選択することにより、Ｐ―MOSトランジスタ
４０を流れる電流値を選択的に定める。この際Ｐ
―MOSトランジスタ４０のゲートバイアス電圧
は、Ｐ―MOSトランジスタ４０１，４０２，４
０３…のゲートバイアス電圧V_bと、電源電圧４
２を抵抗１３１，１３２，１３３…等で分圧した
電圧との和として発生する。つまり、ゲートバイ
アス電圧V_bと電源電圧４２との間に32個の抵抗
１３１，１３２，１３３…を直列接続し、各抵抗
と抵抗の間から取り出される分電圧から選択スイ
ツチ１１１，１１２，１１３…のうちの一つによ
つて一つだけを選択し、Ｐ―MOSトランジスタ
４０のゲートに印加する。これにより、Ｐ―
MOSトランジスタ４０のゲートバイアス電圧は
他のＰ―MOSトランジスタ４０１，４０２，４
０３…のゲートバイアス電圧V_bより必らず高く
なる。Ｐ―MOSトランジスタは、ゲートバイア
ス電圧が高くなるほど流れる電流は少なくなる特
性をもつている。このためＰ―MOSトランジス
タ４０のゲートサイズとＰ―MOSトランジスタ
４０１，４０２，４０３…の各ゲートサイズ（お
互いに同一としたとき）を同一にするか、Ｐ―
MOSトランジスタ４０のゲートサイズをＰ―
MOSトランジスタ４０１，４０２，４０３…の
うちの最小（すなわち電流値が最小）のものと同
一あるいは小さくする（すなわち電流値を小さく
する）ことにより、入力デイジタル信号３４の単
調増加に対し負荷抵抗４１に流れる電流値の単調
増加性が保たれ、従つて出力電圧２５の単調増加
性が保たれる。

なお、第９図の回路において、入力デイジタル
信号３４の上位ｍビツトに対応したD/A変換回
路の動作は第６図イのグラフに対応し、下位（ｎ
―ｍ）ビツトに対応したD/A変換回路の動作は
第６図ロのグラフに対応するものであることは、
説明するまでもないであろう。

第９図に示したD/A変換回路は、変換時間が
極めて短く、回路規模も小さくてすむという利点
をもつている。

第７図、第９図にそれぞれ示した本発明の実施
例では、共に負荷抵抗５に電流が流れることによ
り、アナログ出力としての出力電圧２５が決まる
ため、D/A変換時間は問題にならないくらい短
くてすみ、また単調増加性を保証するための制約
事項は、第１の実施例（第７図）では無く、第２
の実施例（第９図）でも同一のゲートバイアス電
圧に対して、Ｐ―MOSトランジスタ４０に流れ
る電流が他のＰ―MOSトランジスタ４０１，４
０２，４０３…等に流れる各電流に等しいか、小
さければよいという簡単なものである。

なお実施例では電流源トランジスタをＰ―
MOSとしたがＮ―MOSでも本発明の実施が可能
であることは明白であり、また入力信号が10ビツ
ト以外でもよく、第９図に示した第２の実施例に
おいて、入力信号を２分割する際、５ビツトずつ
半分としたが半分である必要もないことは明白で
ある。

〔発明の効果〕

本発明によれば、D/A変換時間が極めて短い
Ｄ／Ａ変換回路が構成でき、しかも使用する抵抗
器について、LSI化に際して問題となるような寸
法に関する高精度化の要求もない。

特に第２の実施例では回路規模も小さいため、
Ｄ／Ａ変換回路をLSI化してゴースト除去装置に内
蔵化することが可能となつた。

【図面の簡単な説明】

第１図は従来公知のゴースト除去装置の一例を
示すブロツク図、第２図は第１図におけるトラン
スバーサルフイルタ３の詳細を示すブロツク図、
第３図は第１図に示したD/A変換器１１の詳細
を示す回路図、第４図は第３図における充電用ス
イツチのオン時間と出力電圧との関係を示したグ
ラフ、第５図は第３図における制御信号発生回路
３２，３３からの制御信号発生のタイミングを示
すタイムチヤート、第６図は第３図のD/A変換
器において入力デイジタル信号の上位ｍビツトの
果たす役割と下位（ｎ―ｍ）ビツトの果たす役割
を説明するためのグラフ、第７図は本発明の一実
施例を示す回路図、第８図は第７図におけるＰ―
MOSトランジスタ４０のゲートバイアス電圧と
流れる電流との関係を示したグラフ、第９図は本
発明の他の実施例を示した回路図、である。 符号説明 １……ビデオ信号入力端子、２……
ビデオ信号出力端子、３……トランスバーサルフ
イルタ、４……減算器、５……基準信号発生回
路、６……微分回路、７……コンパレータ、８…
…シフトレジスタ、９……減算器、１０……タツ
プ利得メモリ、１１……D/A変換器、１２……
同期信号分離回路、１３……タイミング発生回
路、１４……加算器、１５……遅延素子、１６…
…タツプ増幅器、２０……電源電圧、２１，２２
……Ｐ―MOSトランジスタ、２３，２４……充
電用スイツチ、２５……出力電圧、２６……放電
用スイツチ、２７……負荷容量、２８，２９……
制御信号、３０……クロツク信号、３１……制御
信号、３２，３３……制御信号発生回路、３４…
…入力デイジタル信号、４０……Ｐ―MOSトラ
ンジスタ、４１……負荷抵抗、４２……電源電
圧、４３……デコーダ、４５……デコーダ、１１
１，１１２，１１３，１１４……ゲートバイアス
電圧選択スイツチ、１２１，１２２，１２３……
制御スイツチ、１３１，１３２，１３３……ゲー
トバイアス電圧発生用抵抗、４０１，４０２，４
０３……Ｐ―MOSトランジスタ。

Claims (1)

1. 【特許請求の範囲】 １ 電源と負荷抵抗との間に、互いに並列に接続
   されたｎ個（但しｎ≧２）の半導体素子を接続
   し、該ｎ個のうちの（ｎ−１）個の半導体素子
   （以下、第１の半導体素子群という）の各ゲート
   を共通なゲートバイアス電位源に接続し、入力さ
   れたデイジタルデータの上位ビツトの値により定
   まる数だけ前記第１の半導体素子群の中から半導
   体素子を選択してオンさせることにより前記負荷
   抵抗に電流を流し、該負荷抵抗における電圧降下
   を前記上位ビツトに対応したアナログ量として取
   り出すようにした第１のD/A変換回路と、 前記ｎ個のうちの残る１個の半導体素子（以
   下、第２の半導体素子という）のゲートへ、入力
   されたデイジタルデータの下位ビツトの値により
   定まるゲート電圧を印加してオンさせることによ
   り前記負荷抵抗に電流を流し、該負荷抵抗におけ
   る電圧降下を前記下位ビツトに対応したアナログ
   量として取り出すようにした第２のD/A変換回
   路と、 を備え、前記第２の半導体素子を経て負荷抵抗
   に流入する電流は、それが最大の場合であつて
   も、前記第１の半導体素子群の中でオン時に一番
   少ない電流を流す半導体素子の該電流値に等しい
   か、またはそれ以下であるように回路定数を定め
   て成ることを特徴とするD/A変換器。