JPH03160813A - 遅延装置 - Google Patents
遅延装置Info
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- JPH03160813A JPH03160813A JP1299634A JP29963489A JPH03160813A JP H03160813 A JPH03160813 A JP H03160813A JP 1299634 A JP1299634 A JP 1299634A JP 29963489 A JP29963489 A JP 29963489A JP H03160813 A JPH03160813 A JP H03160813A
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- JP
- Japan
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- capacitors
- signal
- output
- terminal
- capacitor
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/04—Shift registers
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/14—Picture signal circuitry for video frequency region
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Processing Of Color Television Signals (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Networks Using Active Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はビデオ信号の処理等に用いる遅延装置に関する
。
。
ビデオカメラ，ＶＴＲ，テレビ受像機等のビデオ装置に
おいて、ビデオ信号を１水平期間あるいはその半分また
は整数倍遅らせる遅延素子は、色信号の分離，垂直輪郭
補正，スキュー補正などを行うための重要な要素である
。さらに、撮像信号の一部分を時間的に拡大したりする
特殊効果を行うためにも、遅延素子が必要である。とこ
ろで、これらのビデオ装置は、近年特に小型化，高性能
化．低消費電力化が進んでおり、遅延素子にも同様の特
性が求められている。
おいて、ビデオ信号を１水平期間あるいはその半分また
は整数倍遅らせる遅延素子は、色信号の分離，垂直輪郭
補正，スキュー補正などを行うための重要な要素である
。さらに、撮像信号の一部分を時間的に拡大したりする
特殊効果を行うためにも、遅延素子が必要である。とこ
ろで、これらのビデオ装置は、近年特に小型化，高性能
化．低消費電力化が進んでおり、遅延素子にも同様の特
性が求められている。
従来これらの目的には、ガラス遅延線，ＣＣＤ（ｃｈａ
ｒｇｅ ｃｏｕｐｌｅｄ ｄｅｖｉｃｅ）遅延線が主に
用いられている。ガラス遅延線は、ガラスの両端に電気
機械変換素子を配置し、ガラス中のを超音波が伝搬する
時間を利用して信号の遅延を行うものである。また、Ｃ
ＣＤ遅延線は、所定の段数のＣＣＤを所定のクロックで
駆動し、ＣＣＤの端から端までの転送時間を利用して信
号の遅延を行うものである。
ｒｇｅ ｃｏｕｐｌｅｄ ｄｅｖｉｃｅ）遅延線が主に
用いられている。ガラス遅延線は、ガラスの両端に電気
機械変換素子を配置し、ガラス中のを超音波が伝搬する
時間を利用して信号の遅延を行うものである。また、Ｃ
ＣＤ遅延線は、所定の段数のＣＣＤを所定のクロックで
駆動し、ＣＣＤの端から端までの転送時間を利用して信
号の遅延を行うものである。
（発明が解決しようとする３題〕
前述の遅延ぶ子には、構造１−，製遣」一の理由から、
更に小型化．高性能化．低消Ｙ？ ＋．Ｈ力化を行うに
は限界かある。
更に小型化．高性能化．低消Ｙ？ ＋．Ｈ力化を行うに
は限界かある。
例えば、ガラス遅延線では、主気一機械変換素子の変換
特性、あるいはガラスの伝違特性により、低周波の信号
を遅延させることができないため、遅延装置に入力する
前に、必ず信号を高周波で変調し、遅延された信号を復
調しなければならないので、そのための変復調同路が必
要である。
特性、あるいはガラスの伝違特性により、低周波の信号
を遅延させることができないため、遅延装置に入力する
前に、必ず信号を高周波で変調し、遅延された信号を復
調しなければならないので、そのための変復調同路が必
要である。
更に、ガラス中を伝搬する音波の速度を極端に遅くする
ことは不可能であるので、ガラスの長さを小型化するの
にも限界がある。
ことは不可能であるので、ガラスの長さを小型化するの
にも限界がある。
また、ＣＣＤ遅延線では、原理的に転送駈動電極がかな
り大きな容量を持つため、駆動パルスか消費１−る電力
か大きく、また、転送電荷量を多くするため、１０■程
度の電圧を必要とする。
り大きな容量を持つため、駆動パルスか消費１−る電力
か大きく、また、転送電荷量を多くするため、１０■程
度の電圧を必要とする。
さらに、前述のような特殊効果を従来の遅延素子で行う
ためにはその構造及び周辺回路が、非常に複雑になって
しまう問題があった。
ためにはその構造及び周辺回路が、非常に複雑になって
しまう問題があった。
本発明は、このような事情のもとでなされたもので、小
型．高性能．低消費電力の遅延装置を提供することを目
的とするものである。
型．高性能．低消費電力の遅延装置を提供することを目
的とするものである。
本発明は前記目的を達成するため、遅延装置をつぎの（
１）〜（２）のとおりに構成する。
１）〜（２）のとおりに構成する。
（１）単数又は複数のシフトレジスタと、互いに転送ト
ランジスタにて結合された複数の信寸蓄禎用のコンデン
サと、入力端子といずれか−つのコンデンサとの間に各
々配置され前記シフトレシスタの出力によって各々制御
される複数の古込みスイッチと、前記複数のコンデンサ
と出力端子との間に配置され前記シフトレジスタの出力
によって各々制御される複数の読出しスイッチとを備え
、前記一つのコンデンサに蓄積された信号電荷を転送す
る転送トランジスタを介して他のコンデンサに容量分割
する遅延装置。
ランジスタにて結合された複数の信寸蓄禎用のコンデン
サと、入力端子といずれか−つのコンデンサとの間に各
々配置され前記シフトレシスタの出力によって各々制御
される複数の古込みスイッチと、前記複数のコンデンサ
と出力端子との間に配置され前記シフトレジスタの出力
によって各々制御される複数の読出しスイッチとを備え
、前記一つのコンデンサに蓄積された信号電荷を転送す
る転送トランジスタを介して他のコンデンサに容量分割
する遅延装置。
（２）前記（１）記載のシフトレシスタ，コンデンサ，
書込みスイッチ，読出しスイッチの組み合わせを複数組
有する遅延装置。
書込みスイッチ，読出しスイッチの組み合わせを複数組
有する遅延装置。
〔作用］
前記（１）〜（２）の構成によれば、入力端子より所定
のタイミングで書込みトランジスタを介して各コンデン
サに信号電荷が８８され、又各コンデンサより所定のタ
イミングで読出しトランジスタを介して出力端子に信号
が出力され、遅延した出力信号が得られる。
のタイミングで書込みトランジスタを介して各コンデン
サに信号電荷が８８され、又各コンデンサより所定のタ
イミングで読出しトランジスタを介して出力端子に信号
が出力され、遅延した出力信号が得られる。
以下、本発明を実施例で説明する。
第１図は本発明の一実施例である“遅延装置”の回路図
である。第１図においては、説明の簡略化のため、６段
，２列の構成になっているが、実際には入力される信号
の周波数帯域及び遅延時間、さらに遅延する水平ライン
数に応じた所定の段数及び列数の構成を取る事が出来る
。
である。第１図においては、説明の簡略化のため、６段
，２列の構成になっているが、実際には入力される信号
の周波数帯域及び遅延時間、さらに遅延する水平ライン
数に応じた所定の段数及び列数の構成を取る事が出来る
。
１，８はシフトレジスタ、３．１０はそれぞれのシフト
レジスタのシフト動作を行うためのクロック入力端子、
２．９はそれぞれのシフトレジスタの動作を開始するた
めのスタートパルス入力端子、４は信号入力端子、５，
６．７及び１１は駆動パルス入力端子、１２はインバー
タ、１３はサンプルアンドホールド回路、１４は出力端
子、１５〜６５はＭＯＳ ＦＥＴトランジスタ（以下ト
ランジスタと略称する）、６６〜７７は信号蓄積用コン
デンサである。
レジスタのシフト動作を行うためのクロック入力端子、
２．９はそれぞれのシフトレジスタの動作を開始するた
めのスタートパルス入力端子、４は信号入力端子、５，
６．７及び１１は駆動パルス入力端子、１２はインバー
タ、１３はサンプルアンドホールド回路、１４は出力端
子、１５〜６５はＭＯＳ ＦＥＴトランジスタ（以下ト
ランジスタと略称する）、６６〜７７は信号蓄積用コン
デンサである。
シフトレジスタ１及び８は、端子２及び９にスタートパ
ルスが加えられてから、端子３及び１０にクロックが加
わるごとに、Ｓｌｌ，Ｓ１２，５１３， Ｓ１４，Ｓ１
５，３１６及びＳ２１，Ｓ２２，Ｓ２３．Ｓ２４，Ｓ２
５の順に出力パルスを発生する。
ルスが加えられてから、端子３及び１０にクロックが加
わるごとに、Ｓｌｌ，Ｓ１２，５１３， Ｓ１４，Ｓ１
５，３１６及びＳ２１，Ｓ２２，Ｓ２３．Ｓ２４，Ｓ２
５の順に出力パルスを発生する。
入力信号は、信号入力端子４より入力され、シフトレジ
スタ１の各出力バルスＳｌｌ〜５１６により選択される
書込みトランジスタ１５〜２０のうちどれかを通りコン
デンサ６６〜７１のうち１つに蓄積される。この時、端
子５の駆動パルスＰ１はＬレベルのため，トランジスタ
２７〜３２はオフしている。出力バルスＳｌｌ〜３１６
により選択されている古込みトランジスタ１５〜２０は
、前述の様にクロック入力端子３に加えられるクリック
パルスにより次々に選択され，イ３号が蓄幀されるコン
デンサも次々に選択する。次に、前述の様にコンデンサ
６６〜７１に蓄枯された信号は，テレビ同期の水平プラ
ンキング期間に、端子Ｐ１に所定時間Ｈレベルが加わり
、転送トランシスタ２７〜３２を通りコンデンサ７２〜
７７に加わり、前述のコンデンサ６６〜７１と容量分割
される。コンデンサ６６〜７１と７２〜７７は同の容■
とすると、これらは同−の電荷に分割される。次に、端
子６の駆動パルスＰ２をＨレベル、端子７の駆動パルス
Ｐ３をしレベル、端子１１のセレクトパルスＳＥＬをＨ
レベルとして端子９にスタートパルスＳＰ２を、端子１
０にクロツクＣＬκ２を加えると出力パルス５２１〜５
２６が順次選択出力され，トランジスタ３９〜４４を通
して読出しトランジスタ２１〜２６の内の１つに選択的
に供給されてオンされるため、それに対応するコンデン
サ６６〜７ｌの内−っに蓄積された電荷が読み出される
。読み出された電荷は，セレクトパルスＳＥＬがＨレベ
ルのため、トランジスタ６３を通りサンプルアンドホー
ルド回路１３を通り出力端子１４より出力される。次の
プランキング期間では、駆動バルスＰ２がＬレベルに、
駆動バルスＰ３かＨレベルになり、次の有効期間では、
出力パルスＳ２１〜Ｓ２６のうち一つが選択されると、
トランジスタ５７〜６２を通して読出しトランジスタ３
３〜３８のうち１つが選択され、コンデンサ７２〜７７
のうち１つの電荷が読み出され、トランジスタ６４を通
してサンプルアントホールト回路１３によりサンプルホ
ールドされ、出力端子１４より出力される。この時、コ
ンデンサ６６〜７１に蓄積された電荷とコンデンサ７２
〜７７に蓄積された電荷は前述の様に同しであるから、
同一の信号が２水平期間にわたって出力される。
スタ１の各出力バルスＳｌｌ〜５１６により選択される
書込みトランジスタ１５〜２０のうちどれかを通りコン
デンサ６６〜７１のうち１つに蓄積される。この時、端
子５の駆動パルスＰ１はＬレベルのため，トランジスタ
２７〜３２はオフしている。出力バルスＳｌｌ〜３１６
により選択されている古込みトランジスタ１５〜２０は
、前述の様にクロック入力端子３に加えられるクリック
パルスにより次々に選択され，イ３号が蓄幀されるコン
デンサも次々に選択する。次に、前述の様にコンデンサ
６６〜７１に蓄枯された信号は，テレビ同期の水平プラ
ンキング期間に、端子Ｐ１に所定時間Ｈレベルが加わり
、転送トランシスタ２７〜３２を通りコンデンサ７２〜
７７に加わり、前述のコンデンサ６６〜７１と容量分割
される。コンデンサ６６〜７１と７２〜７７は同の容■
とすると、これらは同−の電荷に分割される。次に、端
子６の駆動パルスＰ２をＨレベル、端子７の駆動パルス
Ｐ３をしレベル、端子１１のセレクトパルスＳＥＬをＨ
レベルとして端子９にスタートパルスＳＰ２を、端子１
０にクロツクＣＬκ２を加えると出力パルス５２１〜５
２６が順次選択出力され，トランジスタ３９〜４４を通
して読出しトランジスタ２１〜２６の内の１つに選択的
に供給されてオンされるため、それに対応するコンデン
サ６６〜７ｌの内−っに蓄積された電荷が読み出される
。読み出された電荷は，セレクトパルスＳＥＬがＨレベ
ルのため、トランジスタ６３を通りサンプルアンドホー
ルド回路１３を通り出力端子１４より出力される。次の
プランキング期間では、駆動バルスＰ２がＬレベルに、
駆動バルスＰ３かＨレベルになり、次の有効期間では、
出力パルスＳ２１〜Ｓ２６のうち一つが選択されると、
トランジスタ５７〜６２を通して読出しトランジスタ３
３〜３８のうち１つが選択され、コンデンサ７２〜７７
のうち１つの電荷が読み出され、トランジスタ６４を通
してサンプルアントホールト回路１３によりサンプルホ
ールドされ、出力端子１４より出力される。この時、コ
ンデンサ６６〜７１に蓄積された電荷とコンデンサ７２
〜７７に蓄積された電荷は前述の様に同しであるから、
同一の信号が２水平期間にわたって出力される。
第２図（ａ），（ｂ），（ｃ）は第１図の遅延装置の動
作タイミング図である。（ａ）は第１の水平期間、（ｂ
）は（ａ）に続く第２の水平期間、（ｅ）は（ｂ）に続
く第３の水平期間を示す。各図においては１水平期間当
たり１２のクロックを加えているが、前述の様に、必要
な信号帯域，遅延時間及び遅延する水平ライン数に応し
て、適当な数に設定することが出来る。第２図（ａ）に
おいて、スタートパルスＳＲＩが発生して、シフトレジ
スタ１の動作が開始し、クロックＣＬＫＩが加わるごと
に、出力パルスＳｉｔ〜３１６が次々に発生する。また
、入力端子ＩＮには、ｂ１〜ｂｌ２の入力信号が加えら
れる。第ｌ図中コンデンサ６６に注目すると、先ず出力
パルスＳｌｌにより、書込みトランジスタ１５が導通し
て信号ｂ４がコンデンサ６６に蓄積される。この後、テ
レビ同期の水平プランキング期間になると、水平プラン
キングバルスＨＢＬκがＨになり、駆動パルスＰ１が所
定時間Ｈになり、前述の様にコンデンサ６６とコンデン
サ７２に同一の信号電荷ｂ４が蓄稙された状態になる。
作タイミング図である。（ａ）は第１の水平期間、（ｂ
）は（ａ）に続く第２の水平期間、（ｅ）は（ｂ）に続
く第３の水平期間を示す。各図においては１水平期間当
たり１２のクロックを加えているが、前述の様に、必要
な信号帯域，遅延時間及び遅延する水平ライン数に応し
て、適当な数に設定することが出来る。第２図（ａ）に
おいて、スタートパルスＳＲＩが発生して、シフトレジ
スタ１の動作が開始し、クロックＣＬＫＩが加わるごと
に、出力パルスＳｉｔ〜３１６が次々に発生する。また
、入力端子ＩＮには、ｂ１〜ｂｌ２の入力信号が加えら
れる。第ｌ図中コンデンサ６６に注目すると、先ず出力
パルスＳｌｌにより、書込みトランジスタ１５が導通し
て信号ｂ４がコンデンサ６６に蓄積される。この後、テ
レビ同期の水平プランキング期間になると、水平プラン
キングバルスＨＢＬκがＨになり、駆動パルスＰ１が所
定時間Ｈになり、前述の様にコンデンサ６６とコンデン
サ７２に同一の信号電荷ｂ４が蓄稙された状態になる。
その後、駆動バルスＰ２がＨに、駆動バルスＰ３がしに
なる。
なる。
次に、第２図（ｂ）において、第２図（ａ）とは異なっ
て、スタートパルスＳＰＩは発生せず、シフトレジスタ
１は動作しない。スタートパルスＳＰ２が加わると、シ
フトレジスタ８はクロックＣＬＫ２が加わるごとに出力
パルスＳ２１〜Ｓ２６を出力する。このとき、駆動パル
スＰ２はＨ、駆動パルスＰ３はし、セレクトパルスＳＥ
ＬはＨであるから、コンデンサ６６〜７１に蓄積された
信号電荷ｂ４〜ｂ９が順次出力される。この後、水平プ
ランキング期間になると、駆動パルスＰ２がＬに、駆動
パルスＰ３がＨに、セレクトパルスＳＥＬがＬになる。
て、スタートパルスＳＰＩは発生せず、シフトレジスタ
１は動作しない。スタートパルスＳＰ２が加わると、シ
フトレジスタ８はクロックＣＬＫ２が加わるごとに出力
パルスＳ２１〜Ｓ２６を出力する。このとき、駆動パル
スＰ２はＨ、駆動パルスＰ３はし、セレクトパルスＳＥ
ＬはＨであるから、コンデンサ６６〜７１に蓄積された
信号電荷ｂ４〜ｂ９が順次出力される。この後、水平プ
ランキング期間になると、駆動パルスＰ２がＬに、駆動
パルスＰ３がＨに、セレクトパルスＳＥＬがＬになる。
次に、第２図（Ｃ）において、スタートパルスＳＰ２が
加わり、クロックＣＬＫ２が加わるごとに、出力バノＣ
スＳ２１〜Ｓ２６が発生すると、今度は、コンデンサ７
２〜７７の信号電荷ｂ４〜ｂ９が順次読み出され、出力
端子１４より出力される。また、第２図（ａ）．（ｂ）
．（Ｃ）において、リセット端子ＲＳＴには、出力信号
ライン−Ｌに残った不要電荷を除去するためのパルスが
加えられている。
加わり、クロックＣＬＫ２が加わるごとに、出力バノＣ
スＳ２１〜Ｓ２６が発生すると、今度は、コンデンサ７
２〜７７の信号電荷ｂ４〜ｂ９が順次読み出され、出力
端子１４より出力される。また、第２図（ａ）．（ｂ）
．（Ｃ）において、リセット端子ＲＳＴには、出力信号
ライン−Ｌに残った不要電荷を除去するためのパルスが
加えられている。
このようにして、本実施例によれば、１水−・Ｐ期問中
に蓄植された信号電前を、続〈２水平明問にわたって遅
延させて出力されることができ、小型，高性能．低消費
電力の遅延装Ｍが得られる。
に蓄植された信号電前を、続〈２水平明問にわたって遅
延させて出力されることができ、小型，高性能．低消費
電力の遅延装Ｍが得られる。
なお、以上の説明から判るように、本発明は、トランシ
スタとしてＭＯＳ ＦＥｌ’＋１に限らず、適宜の型
のものか使用可能てあり、また、Ｉ１１路構成もシフト
レジスタ．コンデンサ，シフトレジスタにより制御され
る書込みトランシスタ．読出しトランシスタの組み合わ
せによる適宜のものとすることかできる。
スタとしてＭＯＳ ＦＥｌ’＋１に限らず、適宜の型
のものか使用可能てあり、また、Ｉ１１路構成もシフト
レジスタ．コンデンサ，シフトレジスタにより制御され
る書込みトランシスタ．読出しトランシスタの組み合わ
せによる適宜のものとすることかできる。
以上詳細に説明した様に、本発明によれば、シフトレジ
スタ．コンデンサ．トランシスタの１１み合わせを用い
ているので、小型．高性０巨１氏ｉＩ′Ｉｒｅ重力の遅
延装置か実現出来る。
スタ．コンデンサ．トランシスタの１１み合わせを用い
ているので、小型．高性０巨１氏ｉＩ′Ｉｒｅ重力の遅
延装置か実現出来る。
第１図は本発明の一実旅例の回路図、第２図（ａ），第
２！Ａ（ｂ），第２図（Ｃ）は同実施例の動作を示すタ
イミングチャートである。 １ ８・・・・−・シフトレジスタ
２！Ａ（ｂ），第２図（Ｃ）は同実施例の動作を示すタ
イミングチャートである。 １ ８・・・・−・シフトレジスタ
Claims (2)
- （１）単数又は複数のシフトレジスタと、互いに転送ト
ランジスタにて結合された複数の信号蓄積用のコンデン
サと、入力端子といずれか一つのコンデンサとの間に各
々配置され前記シフトレジスタの出力によって各々制御
される複数の書込みスイッチと、前記複数のコンデンサ
と出力端子との間に配置され前記シフトレジスタの出力
によって各々制御される複数の読出しスイッチとを備え
、前記一つのコンデンサに蓄積された信号電荷を転送す
る転送トランジスタを介して他のコンデンサに容量分割
することを特徴とする遅延装置。 - （２）請求項１記載のシフトレジスタ、コンデンサ、書
込みスイッチ、読出しスイッチの組み合わせを複数組有
することを特徴とする遅延装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1299634A JPH03160813A (ja) | 1989-11-20 | 1989-11-20 | 遅延装置 |
| US08/078,781 US5313438A (en) | 1989-11-20 | 1993-06-16 | Delay apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1299634A JPH03160813A (ja) | 1989-11-20 | 1989-11-20 | 遅延装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03160813A true JPH03160813A (ja) | 1991-07-10 |
Family
ID=17875132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1299634A Pending JPH03160813A (ja) | 1989-11-20 | 1989-11-20 | 遅延装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5313438A (ja) |
| JP (1) | JPH03160813A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0607630A1 (de) * | 1992-12-15 | 1994-07-27 | Philips Patentverwaltung GmbH | Schaltungsanordnung zum Verzögern eines Nutzsignals |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5453710A (en) * | 1994-05-10 | 1995-09-26 | Analog Devices, Inc. | Quasi-passive switched-capacitor (SC) delay line |
| DE19503782A1 (de) * | 1995-02-04 | 1996-08-08 | Philips Patentverwaltung | Verzögerungsschaltung |
| JP4070255B2 (ja) * | 1996-08-13 | 2008-04-02 | 富士通株式会社 | 半導体集積回路 |
| US5748542A (en) * | 1996-12-13 | 1998-05-05 | Micron Technology, Inc. | Circuit and method for providing a substantially constant time delay over a range of supply voltages |
| US5774403A (en) * | 1997-06-12 | 1998-06-30 | Hewlett-Packard | PVT self aligning internal delay line and method of operation |
| JP2000059185A (ja) | 1998-08-14 | 2000-02-25 | Nec Corp | 同期遅延回路 |
| US8111741B2 (en) * | 2006-10-23 | 2012-02-07 | Panasonic Corporation | Sampling filter apparatus and wireless communication apparatus |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US2854590A (en) * | 1955-12-12 | 1958-09-30 | Bell Telephone Labor Inc | Counting circuits employing ferroelectric capacitors |
| US3763480A (en) * | 1971-10-12 | 1973-10-02 | Rca Corp | Digital and analog data handling devices |
| US3986176A (en) * | 1975-06-09 | 1976-10-12 | Rca Corporation | Charge transfer memories |
-
1989
- 1989-11-20 JP JP1299634A patent/JPH03160813A/ja active Pending
-
1993
- 1993-06-16 US US08/078,781 patent/US5313438A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0607630A1 (de) * | 1992-12-15 | 1994-07-27 | Philips Patentverwaltung GmbH | Schaltungsanordnung zum Verzögern eines Nutzsignals |
Also Published As
| Publication number | Publication date |
|---|---|
| US5313438A (en) | 1994-05-17 |
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