JPS63249208A - シ−ケンス・コントロ−ラ - Google Patents
シ−ケンス・コントロ−ラInfo
- Publication number
- JPS63249208A JPS63249208A JP62083238A JP8323887A JPS63249208A JP S63249208 A JPS63249208 A JP S63249208A JP 62083238 A JP62083238 A JP 62083238A JP 8323887 A JP8323887 A JP 8323887A JP S63249208 A JPS63249208 A JP S63249208A
- Authority
- JP
- Japan
- Prior art keywords
- processors
- sequence
- processor
- program
- processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Program-control systems
- G05B19/02—Program-control systems electric
- G05B19/04—Program control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/052—Linking several PLC's
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は読み出し書き込み可能な内部レジタスを具備し
た複数のシーケンス処理プロセッサからなるシーケンス
・コントローラに関するものである。
た複数のシーケンス処理プロセッサからなるシーケンス
・コントローラに関するものである。
従来の技術
シーケンス処理の高速化を行う方法としては、シーケン
ス処理プロセッサ自体の処理速度を上げる方法と、複数
のシーケンス処理プロセッサを用いて、処理の分割を行
い、全体の処理速度を上げる方法がある。
ス処理プロセッサ自体の処理速度を上げる方法と、複数
のシーケンス処理プロセッサを用いて、処理の分割を行
い、全体の処理速度を上げる方法がある。
第４図は、前者の場合の従来例のタイミング・チャート
を示す。プロセッサ自体の処理速度を上げると、１イン
ストラクシヨン・サイクルは速まる。しかし、プログラ
ムの格納されたメモリのアクセス・タイムは変わらない
ため、命令読込みりイミノジは、メモリのアドレスが決
定されてからデータが出力されるメモリ・アクセス・タ
イムより速くはできない。この方法では、プロセッサ自
体の高速化に伴い非常に高速なアクセス・タイムを持つ
メモリが必要となる。
を示す。プロセッサ自体の処理速度を上げると、１イン
ストラクシヨン・サイクルは速まる。しかし、プログラ
ムの格納されたメモリのアクセス・タイムは変わらない
ため、命令読込みりイミノジは、メモリのアドレスが決
定されてからデータが出力されるメモリ・アクセス・タ
イムより速くはできない。この方法では、プロセッサ自
体の高速化に伴い非常に高速なアクセス・タイムを持つ
メモリが必要となる。
第６図は、後者の場合の従来例のプログラムを示す。複
数のプロセッサで並列処理を行うにはプロセッサ間のデ
ータやり取りのための命令が必要になる。父、これらの
命令をプログラム中のどこに置くかにより、シーケンス
処理速度が大きく変わるため、充分な考慮が必要となる
。
数のプロセッサで並列処理を行うにはプロセッサ間のデ
ータやり取りのための命令が必要になる。父、これらの
命令をプログラム中のどこに置くかにより、シーケンス
処理速度が大きく変わるため、充分な考慮が必要となる
。
発明が解決しようとする問題点
以上のように従来のシーケンス・コントローラにおいて
は、プロセッサ自体の処理速度を上げる場合は、処理の
高速化にともなって、プログラムが格納されているメモ
リとプロセッサとのアクセス時間が短かくなり、非常に
高速なアクセス・タイムを持つメモリを使用しなければ
ならないと言う問題がある。又、処理の分割を行う場合
は、複数のプロセッサの動作を相互に考慮したプログラ
ムが複数必要となり、各プログラムも複雑になると言う
問題がある。
は、プロセッサ自体の処理速度を上げる場合は、処理の
高速化にともなって、プログラムが格納されているメモ
リとプロセッサとのアクセス時間が短かくなり、非常に
高速なアクセス・タイムを持つメモリを使用しなければ
ならないと言う問題がある。又、処理の分割を行う場合
は、複数のプロセッサの動作を相互に考慮したプログラ
ムが複数必要となり、各プログラムも複雑になると言う
問題がある。
問題点を解決するための手段
本発明は上記問題点を解決するため、外部からデータの
読み出し及び書き込み可能な内部レジスタを具備した複
数のシーケンス処理プロセッサと、これら複数のプロセ
ッサへ実行プログラムを供給する。プロセッサと同数の
実行プログラム格納用メモリと、これら複数のメモリヘ
シーケンス・プログラムを分割格納する手段と、前記複
数のプロセッサの処理サイクルを同期させるためのクロ
ック・ジェネレータと、外部Ｉ／Ｏからの信号を前記複
数のプロセッサへ与えるための入力回路と、外部Ｉ／Ｏ
へ前記複数のプロセッサからの信号を与えるための出力
回路から成シ、シーケンス・プログラムを複数の格納メ
モリへ１ワード毎に順次分割格納し、任意のプロセッサ
が格納メモリからのプロプラムを１ワード処理する毎に
、内部レジスタの状態を読み出し、クロック・ジェネレ
ータに同期して動作する次プロセッサがプログラムを処
理する前に、次プロセッサの内部レジスタへ書き込むよ
うに構成したことを特徴とする。
読み出し及び書き込み可能な内部レジスタを具備した複
数のシーケンス処理プロセッサと、これら複数のプロセ
ッサへ実行プログラムを供給する。プロセッサと同数の
実行プログラム格納用メモリと、これら複数のメモリヘ
シーケンス・プログラムを分割格納する手段と、前記複
数のプロセッサの処理サイクルを同期させるためのクロ
ック・ジェネレータと、外部Ｉ／Ｏからの信号を前記複
数のプロセッサへ与えるための入力回路と、外部Ｉ／Ｏ
へ前記複数のプロセッサからの信号を与えるための出力
回路から成シ、シーケンス・プログラムを複数の格納メ
モリへ１ワード毎に順次分割格納し、任意のプロセッサ
が格納メモリからのプロプラムを１ワード処理する毎に
、内部レジスタの状態を読み出し、クロック・ジェネレ
ータに同期して動作する次プロセッサがプログラムを処
理する前に、次プロセッサの内部レジスタへ書き込むよ
うに構成したことを特徴とする。
作 用
上記構成によれば、各プロセッサはクロック・ジェネレ
ータに同期して、実行プログラム格納メモリから供給さ
れる命令を順次実行処理していくが、常に実行前には前
段プロセッサの内部レジスタの状態が書き込まれている
ので、見かけ上は１個のプロセッサとして動作するため
、１個のシーケンス処理プロセッサ用に書かれたシーケ
ンス・プログラムを各実行プログラム格納メモリへ、プ
ロセッサの実行順に順次格納していくだけで良くなり、
複数のプロセッサの動作を相互に考慮したプログラムを
必要としない。
ータに同期して、実行プログラム格納メモリから供給さ
れる命令を順次実行処理していくが、常に実行前には前
段プロセッサの内部レジスタの状態が書き込まれている
ので、見かけ上は１個のプロセッサとして動作するため
、１個のシーケンス処理プロセッサ用に書かれたシーケ
ンス・プログラムを各実行プログラム格納メモリへ、プ
ロセッサの実行順に順次格納していくだけで良くなり、
複数のプロセッサの動作を相互に考慮したプログラムを
必要としない。
又、各プロセッサは、各実行プログラム格納メモリにア
クセスするため、高速アクセスΦタイムのメモリを必要
としない。
クセスするため、高速アクセスΦタイムのメモリを必要
としない。
実施例
第１図、第２図及び第３図に示す実施例は読み出し及び
書き込み可能な内部レジスタを具備した２個のシーケン
ス処理プロセッサ１，３と、２個の実行プログラム格納
メモリ２，４と、各プロセッサと周辺部を同期するクロ
ック・ジェネレータ５と、シーケンス・プログラム格納
メモリ６とシーケンス・プログラムを前記実行プログラ
ム格納メモリ２，４へ分割格納するためのＣＰＵＴと、
クロック・ジェネレータに同期して２個のプロセッサの
内部レジスタを相互に読み出し及び書き込みを行うレジ
スタ共有回路８と、各プロセッサとＩｌｏとのインター
フェースを行う入出力回路９でシーケンス・コントロー
ラを構成している。
書き込み可能な内部レジスタを具備した２個のシーケン
ス処理プロセッサ１，３と、２個の実行プログラム格納
メモリ２，４と、各プロセッサと周辺部を同期するクロ
ック・ジェネレータ５と、シーケンス・プログラム格納
メモリ６とシーケンス・プログラムを前記実行プログラ
ム格納メモリ２，４へ分割格納するためのＣＰＵＴと、
クロック・ジェネレータに同期して２個のプロセッサの
内部レジスタを相互に読み出し及び書き込みを行うレジ
スタ共有回路８と、各プロセッサとＩｌｏとのインター
フェースを行う入出力回路９でシーケンス・コントロー
ラを構成している。
ＣＰＵ７は、シーケンス・プログラム格納メモリからプ
ログラムを読み出し、第２図に示すように、第１実行プ
ログラム格納メモリ２と第２実行プログラム格納メモリ
４へ１ワードずつ交互に格納していく。
ログラムを読み出し、第２図に示すように、第１実行プ
ログラム格納メモリ２と第２実行プログラム格納メモリ
４へ１ワードずつ交互に格納していく。
プログラムの格納終了後、ＣＰＵ７により起動をかけら
れたクロック・ジェネレータは、第３図に示すように、
基準クロックを第１シーケンス処理プロセツサ１へ半周
期位相を遅らせたクロソクを第２シーケンス処理プロセ
ツサ３へ供給する。
れたクロック・ジェネレータは、第３図に示すように、
基準クロックを第１シーケンス処理プロセツサ１へ半周
期位相を遅らせたクロソクを第２シーケンス処理プロセ
ツサ３へ供給する。
第１シーケンス処理プロセツサ１は、第１実行プログラ
ム格納メモリ２から出力される命令を基準クロックの立
上りで解読し、同じくメモリ２から出力されるアドレス
によって指定されたＩ１０データと内部レジスタとの間
の論理演算や、Ｉｌｏへのデータ出力を入出力回路９を
介して基準クロックの立下りで行う。この基準クロック
の立下りに先立って、第２シーケンス処理プロセツサ３
の内部レジスタの状態が、レジスタ共有回路８を介して
第１シーケンス処理プロセツサ１へ書き込まれているた
め、結果的には第２実行プログラム格納メモリ４の１ス
テツプ前のプログラム実行処理後の内部レジスタと、現
在のアドレス指定されたＩ１０データとの間で論理演算
を行ったことになる。
ム格納メモリ２から出力される命令を基準クロックの立
上りで解読し、同じくメモリ２から出力されるアドレス
によって指定されたＩ１０データと内部レジスタとの間
の論理演算や、Ｉｌｏへのデータ出力を入出力回路９を
介して基準クロックの立下りで行う。この基準クロック
の立下りに先立って、第２シーケンス処理プロセツサ３
の内部レジスタの状態が、レジスタ共有回路８を介して
第１シーケンス処理プロセツサ１へ書き込まれているた
め、結果的には第２実行プログラム格納メモリ４の１ス
テツプ前のプログラム実行処理後の内部レジスタと、現
在のアドレス指定されたＩ１０データとの間で論理演算
を行ったことになる。
次に、第２シーケンス処理プロセツサ３は、第２実行プ
ログラム格納メモリ４から出力される命令を基準クロッ
クから半周期位相の遅れたクロックの立上りで解読し、
同じくメモリ４から出力されるアドレスによって指定さ
れたＩ１０データと内部レジスタとの間の論理演算や、
Ｉｌｏへのデ°−タ出力を入出力回路９を介して基準ク
ロックから半周期位相の遅れたクロックの立下りで行う
。
ログラム格納メモリ４から出力される命令を基準クロッ
クから半周期位相の遅れたクロックの立上りで解読し、
同じくメモリ４から出力されるアドレスによって指定さ
れたＩ１０データと内部レジスタとの間の論理演算や、
Ｉｌｏへのデ°−タ出力を入出力回路９を介して基準ク
ロックから半周期位相の遅れたクロックの立下りで行う
。
このクロックの立下シに先立って、第１シーケンス処理
プロセツサ１の内部レジスタの状態が、レジスタ共有回
路８を介して第２シーケンス処理プロセツサ３へ書き込
まれているため、結果的には第１実行プログラム格納メ
モリ２の前記ステップのプログラム実行処理後の内部レ
ジスタと、現在のアドレス指定されたＩ１０データとの
間で論理演算を行ったことになる。以上の動作を交互に
繰り返しながら処理を行う。
プロセツサ１の内部レジスタの状態が、レジスタ共有回
路８を介して第２シーケンス処理プロセツサ３へ書き込
まれているため、結果的には第１実行プログラム格納メ
モリ２の前記ステップのプログラム実行処理後の内部レ
ジスタと、現在のアドレス指定されたＩ１０データとの
間で論理演算を行ったことになる。以上の動作を交互に
繰り返しながら処理を行う。
このように本発明によれば、１個のシーケンス処理プロ
セッサ用プログラムを１ステツプごとに２個の実行プロ
グラム格納メモリへ分割格納し、２個のシーケンス処理
プロセッサを半周期位相をずらして、各格納メモリから
の命令によって実行させ、互いの内部レジスタの状態を
、各プロセッサが実行処理する前に書き込むことにより
、１個のシーケンス処理プロセッサに比べ、同じシーケ
ンス・プログラムを使用し、メモリ・アクセス・タイム
もそのままで、２倍に処理速度を向上させることができ
る。そして本発明は２個のシーケンス処理プロセッサと
２個の実行プログラム格納メモリで構成し、シーケンス
・コントローラの処理速度を２倍にするのみならず、シ
ーケンス・コントローラの処理速度を、シーケンス処理
プロセッサと実行プログラム格納メモリを増やした分だ
け向上させる。
セッサ用プログラムを１ステツプごとに２個の実行プロ
グラム格納メモリへ分割格納し、２個のシーケンス処理
プロセッサを半周期位相をずらして、各格納メモリから
の命令によって実行させ、互いの内部レジスタの状態を
、各プロセッサが実行処理する前に書き込むことにより
、１個のシーケンス処理プロセッサに比べ、同じシーケ
ンス・プログラムを使用し、メモリ・アクセス・タイム
もそのままで、２倍に処理速度を向上させることができ
る。そして本発明は２個のシーケンス処理プロセッサと
２個の実行プログラム格納メモリで構成し、シーケンス
・コントローラの処理速度を２倍にするのみならず、シ
ーケンス・コントローラの処理速度を、シーケンス処理
プロセッサと実行プログラム格納メモリを増やした分だ
け向上させる。
発明の効果
本発明のシーケンス拳コントローラによれば、以上のよ
うに１個のシーケンス処理プロセッサ用のプログラムを
使用し、且つプログラム格納メモリのアクセス・タイム
もそのままで、シーケンス処理速度を向上するシーケン
ス・コントローラを提供することができる。
うに１個のシーケンス処理プロセッサ用のプログラムを
使用し、且つプログラム格納メモリのアクセス・タイム
もそのままで、シーケンス処理速度を向上するシーケン
ス・コントローラを提供することができる。
第１図は本発明の一実施例を示すブロック図、第２図は
そのプログラム格納方法の概略図、第３図はその動作の
タイミングチャート、第４図は第１の従来例のタイミン
グチャート、第５図は第２の従来例のプログラム例を示
す図である。 １・・・・・・第１シーケンス処理プロセツサ、２・・
・・・・第１実行プログラム格納メモリ、３・・・・・
・第２シーケンス処理プロセツサ、４・・・・・・第２
実行プログラム格納メモリ、６・・・・・・クロック・
ジェネレータ、６・・・・・シーケンスΦプログラム格
納メモリ、７・・・・・・ＣＰＵ１Ｂ・・・・・・レジ
スタ共有回路、９・・・・・・入出力回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名ｊ＠
１図 丁１０ 第２図 第３図 第４図 第５図
そのプログラム格納方法の概略図、第３図はその動作の
タイミングチャート、第４図は第１の従来例のタイミン
グチャート、第５図は第２の従来例のプログラム例を示
す図である。 １・・・・・・第１シーケンス処理プロセツサ、２・・
・・・・第１実行プログラム格納メモリ、３・・・・・
・第２シーケンス処理プロセツサ、４・・・・・・第２
実行プログラム格納メモリ、６・・・・・・クロック・
ジェネレータ、６・・・・・シーケンスΦプログラム格
納メモリ、７・・・・・・ＣＰＵ１Ｂ・・・・・・レジ
スタ共有回路、９・・・・・・入出力回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名ｊ＠
１図 丁１０ 第２図 第３図 第４図 第５図
Claims (1)
- 外部からのデータの読み出し及び書き込み可能な内部レ
ジスタを具備した複数のシーケンス処理プロセッサと、
これら複数のプロセッサへ実行プログラムを供給する、
プロセッサと同数の実行プログラム格納用メモリと、こ
れら複数のメモリへシーケンス・プログラムを分割格納
する手段と、前記複数のプロセッサの処理サイクルを同
期させるためのクロック・ジェネレータと、外部Ｉ／Ｏ
からの信号を前記複数のプロセッサへ与えるための入力
回路と、外部Ｉ／Ｏへ前記複数のプロセッサからの信号
を与えるための出力回路から成り、シーケンス・プログ
ラムを複数の格納メモリへ１ワード毎に順次分割格納し
、任意のプロセッサが格納用メモリからのプログラムを
１ワード処理する毎に、内部レジスタの状態を読み出し
、クロック・ジェネレータに同期して動作する次プロセ
ッサがプログラムを処理する前に、次プロセッサの内部
レジスタへ書き込むように構成したことを特徴とするシ
ーケンス・コントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62083238A JPS63249208A (ja) | 1987-04-03 | 1987-04-03 | シ−ケンス・コントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62083238A JPS63249208A (ja) | 1987-04-03 | 1987-04-03 | シ−ケンス・コントロ−ラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63249208A true JPS63249208A (ja) | 1988-10-17 |
Family
ID=13796743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62083238A Pending JPS63249208A (ja) | 1987-04-03 | 1987-04-03 | シ−ケンス・コントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63249208A (ja) |
-
1987
- 1987-04-03 JP JP62083238A patent/JPS63249208A/ja active Pending
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