JPS63249369A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS63249369A JPS63249369A JP8317787A JP8317787A JPS63249369A JP S63249369 A JPS63249369 A JP S63249369A JP 8317787 A JP8317787 A JP 8317787A JP 8317787 A JP8317787 A JP 8317787A JP S63249369 A JPS63249369 A JP S63249369A
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- JP
- Japan
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- guard ring
- oxide film
- ring
- semiconductor device
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、基板にバラスト抵抗層を形成する半導体層
の製造方法に関する。
の製造方法に関する。
（従来の技術〉
従来の基板のバラスト抵抗層を形成する半導体装置とし
ては、第２図Ｃに示すようなものがある。
ては、第２図Ｃに示すようなものがある。
図において、１はｎ型半導体基板、２は、該基板ｌ上に
形成された酸化シリコン膜、３は、該酸化シリコン＠２
上に形成されたホトレジスト、４．７．１０は、それぞ
れバラスト抵抗層形成用の開孔部、第１のガードリング
層形成用の開孔部、第２のガードリング層形成用の開孔
部で、いずれもホトレジスト３のパターニングどおりに
酸化シリコン膜２をエツチングして形成される。
形成された酸化シリコン膜、３は、該酸化シリコン＠２
上に形成されたホトレジスト、４．７．１０は、それぞ
れバラスト抵抗層形成用の開孔部、第１のガードリング
層形成用の開孔部、第２のガードリング層形成用の開孔
部で、いずれもホトレジスト３のパターニングどおりに
酸化シリコン膜２をエツチングして形成される。
５．８．１１は、それぞれバラスト抵抗層、第１ガード
リング層、第２ガードリング層で、いずれも酸化シリコ
ン膜２の選択注入効果を利用してｎ型半導体基板１と反
対の導電型のｐ型不純物を注入することにより形成され
る。なお、上記ガードリング層８，１１は、ガラスト抵
抗層５と同じ導電型である。
リング層、第２ガードリング層で、いずれも酸化シリコ
ン膜２の選択注入効果を利用してｎ型半導体基板１と反
対の導電型のｐ型不純物を注入することにより形成され
る。なお、上記ガードリング層８，１１は、ガラスト抵
抗層５と同じ導電型である。
６．９．１２は、バラスト抵抗空乏層、第１ガードリン
グ空乏層、第２ガードリング空乏層で、それぞれバラス
ト抵抗層５．第１ガードリング層８．第２ガードリング
層１１の周囲に形成される。
グ空乏層、第２ガードリング空乏層で、それぞれバラス
ト抵抗層５．第１ガードリング層８．第２ガードリング
層１１の周囲に形成される。
１３．１４は、第１酸化膜リング、第２酸化膜リングで
、それぞれバラトス抵抗層５．第１ガードリング層８の
外周に形成される。。
、それぞれバラトス抵抗層５．第１ガードリング層８の
外周に形成される。。
次に、その製造工程につき第２図に基づいて説明する。
まず、同図Ａに示すように、ｎ型半導体基板１上に酸化
シリコン膜２を形成し、次いで同図Ｂのように、ホトレ
ジスト３を用いて選択エツチングを行い、バラスト抵抗
層形成用の開孔部４．第１酸化膜リング１３．第１ガー
ドリング層形成用の開孔部７．第２酸化膜リング１４及
び第２ガードリング層形成用の開孔部１０を形成する。
シリコン膜２を形成し、次いで同図Ｂのように、ホトレ
ジスト３を用いて選択エツチングを行い、バラスト抵抗
層形成用の開孔部４．第１酸化膜リング１３．第１ガー
ドリング層形成用の開孔部７．第２酸化膜リング１４及
び第２ガードリング層形成用の開孔部１０を形成する。
そして同図Ｃに見られるように、ホトレジスト３を除去
した後、酸化シリコン膜２を選択注入効果を利用してｎ
型半導体基板１と反対の導電型のｐ型不純物を注入拡散
し、バラスト抵抗層５．第１ガードリング層８及び第２
ガードリング層１１を同時に形成する。
した後、酸化シリコン膜２を選択注入効果を利用してｎ
型半導体基板１と反対の導電型のｐ型不純物を注入拡散
し、バラスト抵抗層５．第１ガードリング層８及び第２
ガードリング層１１を同時に形成する。
すなわち、この構成の半導体装置では、ガードリング層
幅寸法及び酸化膜リング幅寸法により、接合部耐圧及び
寄生容量が決定される。
幅寸法及び酸化膜リング幅寸法により、接合部耐圧及び
寄生容量が決定される。
〔発明が解決しようとする問題点〕
従来の半導体装置は、以上のように構成されているが、
第１．第２ガードリング層及び第１．第２酸化膜リング
がいずれも同じ幅であり、半導体装置の寸法が大きくな
り寄生容量が大きいという問題点があった。
第１．第２ガードリング層及び第１．第２酸化膜リング
がいずれも同じ幅であり、半導体装置の寸法が大きくな
り寄生容量が大きいという問題点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、装置全体の寸法の縮小化を図るとともに寄
生容量の小さな半導体装置を得ることを目的とする。
れたもので、装置全体の寸法の縮小化を図るとともに寄
生容量の小さな半導体装置を得ることを目的とする。
（問題点を解決するための手段〕
この発明に係る半導体装置は、第２ガードリング層と第
２酸化膜リングとの幅を小さくし、装置全体の寸法を縮
小したものである。
２酸化膜リングとの幅を小さくし、装置全体の寸法を縮
小したものである。
（作用）
この発明においては、装置全体の寸法が小さくなり、寄
生容量が低減される。
生容量が低減される。
（実施例）
以下、この発明の一実施例を第１図に基づいて説明する
。
。
この第１図は、木−実施例の製造工程を縦断端面図によ
り説明するものである。・ まず、同図Ａに示すように、ｎ型半導体基板１上に酸化
シリコン膜２を形成し、次いで同図Ｂに示すように、ホ
トレジスト３を用いて所要のエツチングを行い、バラス
ト抵抗層形成用の開孔部４、第１酸化膜リング１３．第
１ガードリング層形成用の開孔部７及び第１酸化膜リン
グ１３よりも狭幅の第２酸化膜リング２４並びに第１ガ
ードリング層よりも狭幅の第２ガードリング層形成用の
開孔部２０を形成する。そして、同図Ｃに示すように、
ホトレジスト３を除去した後、酸化シリコン膜２の選択
注入効果を利用してｎ型半導体基板１と反対の導電型の
ｐ型不純物を注入拡散し、バラトス抵抗層５．第１ガー
ドリング層８及び第２ガードリング層２１を同時に形成
する。
り説明するものである。・ まず、同図Ａに示すように、ｎ型半導体基板１上に酸化
シリコン膜２を形成し、次いで同図Ｂに示すように、ホ
トレジスト３を用いて所要のエツチングを行い、バラス
ト抵抗層形成用の開孔部４、第１酸化膜リング１３．第
１ガードリング層形成用の開孔部７及び第１酸化膜リン
グ１３よりも狭幅の第２酸化膜リング２４並びに第１ガ
ードリング層よりも狭幅の第２ガードリング層形成用の
開孔部２０を形成する。そして、同図Ｃに示すように、
ホトレジスト３を除去した後、酸化シリコン膜２の選択
注入効果を利用してｎ型半導体基板１と反対の導電型の
ｐ型不純物を注入拡散し、バラトス抵抗層５．第１ガー
ドリング層８及び第２ガードリング層２１を同時に形成
する。
すなわち、本−実施例では、ｎ型半導体基板１上に形成
したバラスト抵抗層５の周囲外方に第１酸化膜リング１
３及び第１ガードリング層８を配設し、さらにその周囲
外方に該第１酸化膜リング１３よりも狭い幅の第２酸化
膜リング２４及び第１ガードリング層８よりも狭幅の第
２ガードリング層２１を設けているので半導体装置の寸
法が小さくなり寄生容量も小さくなる。
したバラスト抵抗層５の周囲外方に第１酸化膜リング１
３及び第１ガードリング層８を配設し、さらにその周囲
外方に該第１酸化膜リング１３よりも狭い幅の第２酸化
膜リング２４及び第１ガードリング層８よりも狭幅の第
２ガードリング層２１を設けているので半導体装置の寸
法が小さくなり寄生容量も小さくなる。
なお、本実施例では、ガードリング層が２本の場合につ
いて説明したが、３本以上であっても同じ効果を得るこ
とができる。
いて説明したが、３本以上であっても同じ効果を得るこ
とができる。
また、本実施例緋、ｎ型半導体基板１を用いるＮＰＮ高
周波トランジスタの場合であるが、他のあらゆる半導体
装置にも適用することができる。
周波トランジスタの場合であるが、他のあらゆる半導体
装置にも適用することができる。
（発明の効果）
以上説明したようにこの発明は、第１ガードリング層の
周囲外方に狭幅の第２酸化膜リング及び第２ガードリン
グ層を形成したので、半導体装置に寸法が縮小され、か
つ、寄生容量が低減して高性能のものが得られるという
効果がある。
周囲外方に狭幅の第２酸化膜リング及び第２ガードリン
グ層を形成したので、半導体装置に寸法が縮小され、か
つ、寄生容量が低減して高性能のものが得られるという
効果がある。
も第１図Ａ、Ｂ、Ｃは、この発明の一実施例である半導
体装置の製造工程を示す説明図、第２図Ａ、Ｂ、Ｃは、
従来例の第１図相当図である。 １−−− ｎ型半導体基板 ５−−−−バラスト抵抗層 ８−・−第１ガードリング層 １３−一第１酸化膜リング
体装置の製造工程を示す説明図、第２図Ａ、Ｂ、Ｃは、
従来例の第１図相当図である。 １−−− ｎ型半導体基板 ５−−−−バラスト抵抗層 ８−・−第１ガードリング層 １３−一第１酸化膜リング
Claims (1)
- 基板にバラスト抵抗層を形成した半導体装置であって、
該バラスト抵抗層の周囲外方に酸化膜リング及びバラス
ト抵抗層と同じ導電型のガードリング層を形成し、さら
にその周囲外方に、前記酸化膜のリング及びガードリン
グ層よりも狭い幅の酸化膜リング及びガードリング層を
形成したことを特徴する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8317787A JPS63249369A (ja) | 1987-04-03 | 1987-04-03 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8317787A JPS63249369A (ja) | 1987-04-03 | 1987-04-03 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63249369A true JPS63249369A (ja) | 1988-10-17 |
Family
ID=13795008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8317787A Pending JPS63249369A (ja) | 1987-04-03 | 1987-04-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63249369A (ja) |
-
1987
- 1987-04-03 JP JP8317787A patent/JPS63249369A/ja active Pending
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