JPS6214466A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6214466A JPS6214466A JP60152423A JP15242385A JPS6214466A JP S6214466 A JPS6214466 A JP S6214466A JP 60152423 A JP60152423 A JP 60152423A JP 15242385 A JP15242385 A JP 15242385A JP S6214466 A JPS6214466 A JP S6214466A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に係シ特に高密度、高速
度が要求される半導体装置の製造方法に関する。
度が要求される半導体装置の製造方法に関する。
従来の半導体装置、例えばトランジスタやＩＣ等の拡散
層の形成方法は、シリコン領域上にシリコン酸化膜層を
形成し、このシリコン酸化膜層にホトエツチング技術を
用いて、拡散用窓を形成し、上記シリコン酸化膜層をマ
スクとして上記拡散用窓を通して不純物を上記シリコン
領域に拡散して拡散層を形成するいわゆるマスク拡散法
が一般的に用いられている。このような従来のマスク拡
散法を用いたトランジスタやＩＣ中のトランジスタの拡
散層の形成方法は、ペース用拡散層形成のためのマスク
拡散工程と、エミッタ用拡散層形成のためのマスク拡散
工程とは別の工程である。したがって、これらのマスク
拡散工程において、マスりとじてのシリコン酸化膜にホ
トエツチング技術を用いてそれぞれの拡散用窓を形成す
る際のホトマスクのパターンと基板のパターンとのマス
ク合せのずれや、拡散層の横方向の広がり、またそれら
の拡散層上に形成てれろペースとエミッタとの電極の間
隔およびこれらの電極を形成するためのホトエツチング
工程での寸法精度のずれなどによりペースおよびエミッ
タの拡散層の太き嘔は、必要以上に大きくなる欠点があ
る。このために従来のマスク拡散法を用いて形成したト
ランジスタあるいはＩＣに含まれるトランジスタはペー
ス抵抗ｒｂｂや接合容量が大きくなり、スイッチング速
度が遅く、シかも占有面積が大きな素子となる問題点が
ある。
層の形成方法は、シリコン領域上にシリコン酸化膜層を
形成し、このシリコン酸化膜層にホトエツチング技術を
用いて、拡散用窓を形成し、上記シリコン酸化膜層をマ
スクとして上記拡散用窓を通して不純物を上記シリコン
領域に拡散して拡散層を形成するいわゆるマスク拡散法
が一般的に用いられている。このような従来のマスク拡
散法を用いたトランジスタやＩＣ中のトランジスタの拡
散層の形成方法は、ペース用拡散層形成のためのマスク
拡散工程と、エミッタ用拡散層形成のためのマスク拡散
工程とは別の工程である。したがって、これらのマスク
拡散工程において、マスりとじてのシリコン酸化膜にホ
トエツチング技術を用いてそれぞれの拡散用窓を形成す
る際のホトマスクのパターンと基板のパターンとのマス
ク合せのずれや、拡散層の横方向の広がり、またそれら
の拡散層上に形成てれろペースとエミッタとの電極の間
隔およびこれらの電極を形成するためのホトエツチング
工程での寸法精度のずれなどによりペースおよびエミッ
タの拡散層の太き嘔は、必要以上に大きくなる欠点があ
る。このために従来のマスク拡散法を用いて形成したト
ランジスタあるいはＩＣに含まれるトランジスタはペー
ス抵抗ｒｂｂや接合容量が大きくなり、スイッチング速
度が遅く、シかも占有面積が大きな素子となる問題点が
ある。
前記問題点を解決するものと゛して、不純物を添加した
多結晶シリコン層を拡散層を形成するための拡散源とし
て用いると同時に、拡散層の電極の引き出しに用いる方
法がある。しかし、ペースの拡散源として不純物を添加
し九多結晶シリコン層を用い念場合、エミッタの拡散を
行なう際に、上記多結晶シリコン層をエツチングしなけ
ればならず、基板エピタキシャル層と多結晶シリコン層
のエツチングレートの選択比が不埒い為に、終点の検出
が困難であるという欠点があった。
多結晶シリコン層を拡散層を形成するための拡散源とし
て用いると同時に、拡散層の電極の引き出しに用いる方
法がある。しかし、ペースの拡散源として不純物を添加
し九多結晶シリコン層を用い念場合、エミッタの拡散を
行なう際に、上記多結晶シリコン層をエツチングしなけ
ればならず、基板エピタキシャル層と多結晶シリコン層
のエツチングレートの選択比が不埒い為に、終点の検出
が困難であるという欠点があった。
本発明の目的は上記従来技術の問題点を鑑み、基板エピ
タキシャル層上に形成した多結晶シリコン層のエツチン
グを容易なものとしかつペース拡散層及びエミッタ拡散
層を多結晶シリコン層により形成する事で、ペース電極
及びエミッタ電極を取り出すための窓をトランジスタの
能動領域内に開孔する必要がなくなるので、素子の占有
面積が小さく、スイッチング速度の速い半導体装置の製
造方法を提供する事にある。
タキシャル層上に形成した多結晶シリコン層のエツチン
グを容易なものとしかつペース拡散層及びエミッタ拡散
層を多結晶シリコン層により形成する事で、ペース電極
及びエミッタ電極を取り出すための窓をトランジスタの
能動領域内に開孔する必要がなくなるので、素子の占有
面積が小さく、スイッチング速度の速い半導体装置の製
造方法を提供する事にある。
以上の目的はシリコン領域上に形成した不純物を添加し
た第１の多結晶シリコン層の表面を酸化して酸化膜層を
形成し、該酸化膜層上にシリコン窒化膜層を形成する工
程と、第２の拡散層を形成する部分の前記シリコン窒化
膜層と前記酸化膜層とを選択的に除去して窓を開口する
工程と、前記窓より露出した第１の多結晶シリコン層を
酸化性雰囲気で加熱処理をして酸化すると同時に、第１
の多結晶シリコン層より不純物をシリコン領域に拡散し
て第１の拡散層を形成する工程と、前記シリコン９化膜
層をマスクとして前記シリコン領域上のシリコン酸化膜
層を除去して窓を形成し、不純物を添加し次第２の多結
晶シリコン層を形成する工程と、加熱処理をして前記第
２の多結晶シリコン層の不純物を上記シリコン領域に拡
散して第２の拡散層を形成する工程とを具備した事を特
徴とする本発明の半導体装置の製造方法によって達成さ
れろ。
た第１の多結晶シリコン層の表面を酸化して酸化膜層を
形成し、該酸化膜層上にシリコン窒化膜層を形成する工
程と、第２の拡散層を形成する部分の前記シリコン窒化
膜層と前記酸化膜層とを選択的に除去して窓を開口する
工程と、前記窓より露出した第１の多結晶シリコン層を
酸化性雰囲気で加熱処理をして酸化すると同時に、第１
の多結晶シリコン層より不純物をシリコン領域に拡散し
て第１の拡散層を形成する工程と、前記シリコン９化膜
層をマスクとして前記シリコン領域上のシリコン酸化膜
層を除去して窓を形成し、不純物を添加し次第２の多結
晶シリコン層を形成する工程と、加熱処理をして前記第
２の多結晶シリコン層の不純物を上記シリコン領域に拡
散して第２の拡散層を形成する工程とを具備した事を特
徴とする本発明の半導体装置の製造方法によって達成さ
れろ。
以下、本発明の実施例を図面を用いて詳細に説明する。
第１図は本発明の半導体装置の製造方法による半導体装
置の一実施例であるバイポーラＩＣの断面図である。第
１図において、１はＰ型シリコン基板、２はＮ＋型埋込
層、３はＮ型エピタキシャル層、４はＮ＋型層、５は戸
型分離層、６はシリコン酸化膜層、７はＰ型不純物が添
加された多結晶シリコン層、８け多結晶シリコン層７の
表面に形成したシリコン酸化膜層、９は窒化シリコン層
、１０はＮＰＮ ）ランジスタのペースであるＰ型層、
１５はＮ型不純物が添加式れた多結晶シリコン層、１６
はＮＰＮ ）ランジスタのＮ＋型層、１７はコレクタ電
極、１８はエミッタ電極、１９ｔｉペース電極である。
置の一実施例であるバイポーラＩＣの断面図である。第
１図において、１はＰ型シリコン基板、２はＮ＋型埋込
層、３はＮ型エピタキシャル層、４はＮ＋型層、５は戸
型分離層、６はシリコン酸化膜層、７はＰ型不純物が添
加された多結晶シリコン層、８け多結晶シリコン層７の
表面に形成したシリコン酸化膜層、９は窒化シリコン層
、１０はＮＰＮ ）ランジスタのペースであるＰ型層、
１５はＮ型不純物が添加式れた多結晶シリコン層、１６
はＮＰＮ ）ランジスタのＮ＋型層、１７はコレクタ電
極、１８はエミッタ電極、１９ｔｉペース電極である。
次に本発明の半導体装置の製造方法について第２図〜第
７図に示した前記バイポーラＩＣの製造工程を用いて説
明する。まず第２図に示すように、Ｐ型シリコン基板１
表面の選択的な領域にＮ＋型埋込層２を形成したのち、
これらの表面上にＮ型エピタキシャル層３を形成しこの
表面にシリコン酸化膜層を形成し、ホトエツチング技術
を用いてこのシリコン酸化膜層に拡散用窓を形成し、上
記シリコン酸化膜層をマスクとして上記拡散用窓を通し
て不純物を拡散して戸型分離層５とＰ型層４をそれぞれ
の選択拡散法により形成する。シリコン酸化膜を全面除
去した後、新次なシリコン酸化膜層６を成長させる。そ
して同図に示すように上記シリコン酸化膜層６にホトエ
ツチング技術を用いて開孔部を形成する。
７図に示した前記バイポーラＩＣの製造工程を用いて説
明する。まず第２図に示すように、Ｐ型シリコン基板１
表面の選択的な領域にＮ＋型埋込層２を形成したのち、
これらの表面上にＮ型エピタキシャル層３を形成しこの
表面にシリコン酸化膜層を形成し、ホトエツチング技術
を用いてこのシリコン酸化膜層に拡散用窓を形成し、上
記シリコン酸化膜層をマスクとして上記拡散用窓を通し
て不純物を拡散して戸型分離層５とＰ型層４をそれぞれ
の選択拡散法により形成する。シリコン酸化膜を全面除
去した後、新次なシリコン酸化膜層６を成長させる。そ
して同図に示すように上記シリコン酸化膜層６にホトエ
ツチング技術を用いて開孔部を形成する。
つぎに第３図に示すように、上記開孔部によシ表面が露
呈しているＮ型エピタキシャル層３表面およびシリコン
酸化膜層６表面にＰ型不純物が添加された多結晶シリコ
ン層７を形成する。つぎにこの多結晶シリコン層７をホ
トエツチング技術を用いて、同図のよ、うな形状に部分
的にエツチングを行う。
呈しているＮ型エピタキシャル層３表面およびシリコン
酸化膜層６表面にＰ型不純物が添加された多結晶シリコ
ン層７を形成する。つぎにこの多結晶シリコン層７をホ
トエツチング技術を用いて、同図のよ、うな形状に部分
的にエツチングを行う。
つぎに第４図に示すように１酸化性雰囲気で加熱処理し
て多結晶シリコン層７の表面にシリコン酸化膜層８を形
成すると共Ｋ、多結晶シリコン層７に添加しているＰ型
不純物をＮ型エピタキシャル層３に拡散し、Ｐ型層１０
を形成する。つぎにシリコン酸化膜層８表面に窒化シリ
コン層９を形成し、上記窒化シリコン層９およびシリコ
ン酸化膜層８にホトエツチング技術を用いて開孔部１１
を形成する。
て多結晶シリコン層７の表面にシリコン酸化膜層８を形
成すると共Ｋ、多結晶シリコン層７に添加しているＰ型
不純物をＮ型エピタキシャル層３に拡散し、Ｐ型層１０
を形成する。つぎにシリコン酸化膜層８表面に窒化シリ
コン層９を形成し、上記窒化シリコン層９およびシリコ
ン酸化膜層８にホトエツチング技術を用いて開孔部１１
を形成する。
つぎに、酸化性雰囲気で適当な加熱処理をして、上記開
孔部１１より露出し次長結晶シリコン層７を全て醸化す
ると、第５図のごとくなる。１２は７の多結晶シリコン
層が酸化腹層となり念部分である。
孔部１１より露出し次長結晶シリコン層７を全て醸化す
ると、第５図のごとくなる。１２は７の多結晶シリコン
層が酸化腹層となり念部分である。
つぎにホトエツチング技術を用いて、Ｎ＋型拡散層上の
窒化シリコン層９に窓を開孔し、上記窒化シリコン層９
をマスクとして、１３．１４の拡散用窓を開孔し念もの
が、第６図である。
窒化シリコン層９に窓を開孔し、上記窒化シリコン層９
をマスクとして、１３．１４の拡散用窓を開孔し念もの
が、第６図である。
つぎに第７図に示すように、Ｎ型不純物を添加した多結
晶シリコン層１５を形成する、つぎに加熱処理をして、
多結晶シリコン膚１５に添加しているＮ型不純物を、エ
ピタキシャル層３に拡散しＮ＋型層１６を形成する。
晶シリコン層１５を形成する、つぎに加熱処理をして、
多結晶シリコン膚１５に添加しているＮ型不純物を、エ
ピタキシャル層３に拡散しＮ＋型層１６を形成する。
それからＮ＋型層１６上を残しその他の部分の多結晶シ
リコン層１５をホトエツチング技術を用いて除去し、つ
ぎにペース電極を形成する部分のシリコン酸化膜層８を
ホトエツチング技術を用いて除去したのち、アルミニウ
ム蒸着とホトエツチング技術とを用いて各電極すなわち
ペース電極１９、コレクタ電極１７、エミッタ電極１８
を形成させたものが第１図に示すパイ？−ラＩＣであろ
Ｏ このような本発明の半導体装置の製造方法を用いたパイ
？−ラトランノスタは、不純物を添加し念多結晶シリコ
ン層を用いてペースとなるＰ型層１０、およびエミッタ
、コレクタとなるＮ型層１６を形成しているので、この
多結晶シリコン層を電極として用いることができる。し
たがって、素子の能動領域内に電極をとシだす念めの窓
を開孔する必要がなく、素子の微細化に好適である。
リコン層１５をホトエツチング技術を用いて除去し、つ
ぎにペース電極を形成する部分のシリコン酸化膜層８を
ホトエツチング技術を用いて除去したのち、アルミニウ
ム蒸着とホトエツチング技術とを用いて各電極すなわち
ペース電極１９、コレクタ電極１７、エミッタ電極１８
を形成させたものが第１図に示すパイ？−ラＩＣであろ
Ｏ このような本発明の半導体装置の製造方法を用いたパイ
？−ラトランノスタは、不純物を添加し念多結晶シリコ
ン層を用いてペースとなるＰ型層１０、およびエミッタ
、コレクタとなるＮ型層１６を形成しているので、この
多結晶シリコン層を電極として用いることができる。し
たがって、素子の能動領域内に電極をとシだす念めの窓
を開孔する必要がなく、素子の微細化に好適である。
また、第４図〜第７図に示すように、エミッタ拡散部位
上のシリコン酸化膜層１２の選択酸化をするために用い
た窒化シリコン層９は、素子完成後も残るので、素子表
面の保護にも有効である。
上のシリコン酸化膜層１２の選択酸化をするために用い
た窒化シリコン層９は、素子完成後も残るので、素子表
面の保護にも有効である。
本発明の半導体装置の製造方法は上述した実施例にＰ型
不純物を添加した多結晶シリコン層を拡散源とした第１
の拡散層の形成工程と、上記多結晶シリコン層に形成さ
れた拡散用窓を通して形成する第２の拡散層の形成工程
とを用いるＰＮ接合を有する半導体装置に適用でき、上
記第１の拡散層の導電型と上記第２の拡散層の導電型を
任意に設定できると共に１その組み合わせも任意に設定
できることより、受動素子である抵抗素子、容量素子、
それにダイオード０、トランジスタなどの能動素子にも
容易に適用できる・ 〔発明の効果〕 以上詳細に説明したように、本発明の半導体装置の製造
装置によれば、基板エピタキシャル層上に形成し念多結
晶シリコン層のエツチングを容易なものとし、かつ・−
−ス拡散層及びエミッタ拡散層を多結晶シリコン層によ
シ形成する事で、ペース１！極及びエミッタ電極を取シ
出丁ための窓をトランジスタの能動領域内に開孔する必
要がなく、また多結晶シリコン層を電極として用いる事
ができるので素子の占有面積が小さく、スイッチング速
度の速い半導体装置の娶遣方法を提供する事ができる。
不純物を添加した多結晶シリコン層を拡散源とした第１
の拡散層の形成工程と、上記多結晶シリコン層に形成さ
れた拡散用窓を通して形成する第２の拡散層の形成工程
とを用いるＰＮ接合を有する半導体装置に適用でき、上
記第１の拡散層の導電型と上記第２の拡散層の導電型を
任意に設定できると共に１その組み合わせも任意に設定
できることより、受動素子である抵抗素子、容量素子、
それにダイオード０、トランジスタなどの能動素子にも
容易に適用できる・ 〔発明の効果〕 以上詳細に説明したように、本発明の半導体装置の製造
装置によれば、基板エピタキシャル層上に形成し念多結
晶シリコン層のエツチングを容易なものとし、かつ・−
−ス拡散層及びエミッタ拡散層を多結晶シリコン層によ
シ形成する事で、ペース１！極及びエミッタ電極を取シ
出丁ための窓をトランジスタの能動領域内に開孔する必
要がなく、また多結晶シリコン層を電極として用いる事
ができるので素子の占有面積が小さく、スイッチング速
度の速い半導体装置の娶遣方法を提供する事ができる。
第１図は本発明の半導体装置の製造方法による半導体装
置の一実施例であるバイポーラＩＣの断面図である。 第２図〜第７図は上記実施例のバイプーラＩＣの各製造
工程での断面図である。 ３・・・Ｎ型エピタキシャル層、６，８．１２・・・シ
リコン酸化膜層、７・・・Ｐ型不純物が添加された多結
晶シリコン層、９・・・窒化シリコン層、１０・・・Ｐ
型層、１１．１３．１４・・・開孔部、１５・・・Ｎ型
不純物が添加され次長結晶シリコン層、１６・・・Ｎ＋
型層 代理人 弁理士 山 下 穣 平 第４ 図 第５図
置の一実施例であるバイポーラＩＣの断面図である。 第２図〜第７図は上記実施例のバイプーラＩＣの各製造
工程での断面図である。 ３・・・Ｎ型エピタキシャル層、６，８．１２・・・シ
リコン酸化膜層、７・・・Ｐ型不純物が添加された多結
晶シリコン層、９・・・窒化シリコン層、１０・・・Ｐ
型層、１１．１３．１４・・・開孔部、１５・・・Ｎ型
不純物が添加され次長結晶シリコン層、１６・・・Ｎ＋
型層 代理人 弁理士 山 下 穣 平 第４ 図 第５図
Claims (1)
- シリコン領域上に形成された不純物を添加した第１の多
結晶シリコン層の表面を酸化して酸化膜層を形成し、該
酸化膜層上にシリコン窒化膜層を形成する工程と、第２
の拡散層を形成する部分の前記シリコン窒化膜層と前記
酸化膜層とを選択的に除去して窓を開孔する工程と、前
記窓より露出した第１の多結晶シリコン層を酸化性雰囲
気で加熱処理をして酸化すると同時に、第１の多結晶シ
リコン層より不純物をシリコン領域に拡散して第１の拡
散層を形成する工程と、前記シリコン窒化膜層をマスク
として前記シリコン領域上のシリコン酸化膜層を除去し
て窓を形成し、不純物を添加した第２の多結晶シリコン
層を形成する工程と、加熱処理をして前記第２の多結晶
シリコン層の不純物を上記シリコン領域に拡散して第２
の拡散層を形成する工程とを具備した事を特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60152423A JPS6214466A (ja) | 1985-07-12 | 1985-07-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60152423A JPS6214466A (ja) | 1985-07-12 | 1985-07-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6214466A true JPS6214466A (ja) | 1987-01-23 |
Family
ID=15540188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60152423A Pending JPS6214466A (ja) | 1985-07-12 | 1985-07-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6214466A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02244635A (ja) * | 1989-03-16 | 1990-09-28 | Rohm Co Ltd | 半導体装置の製造方法 |
| US5909631A (en) * | 1994-10-12 | 1999-06-01 | Micron Technology, Inc. | Method of making ohmic contact between a thin film polysilicon layer and a subsequently provided conductive layer and integrated circuitry |
-
1985
- 1985-07-12 JP JP60152423A patent/JPS6214466A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02244635A (ja) * | 1989-03-16 | 1990-09-28 | Rohm Co Ltd | 半導体装置の製造方法 |
| US5909631A (en) * | 1994-10-12 | 1999-06-01 | Micron Technology, Inc. | Method of making ohmic contact between a thin film polysilicon layer and a subsequently provided conductive layer and integrated circuitry |
| US5930662A (en) * | 1994-10-12 | 1999-07-27 | Micron Technology, Inc. | Method of making ohmic contact between a thin film polysilicon layer and a subsequently provided conductive layer and integrated circuitry |
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