JPS63249375A - 半導体記憶装置のデ−タ消去方法 - Google Patents
半導体記憶装置のデ−タ消去方法Info
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- JPS63249375A JPS63249375A JP62082988A JP8298887A JPS63249375A JP S63249375 A JPS63249375 A JP S63249375A JP 62082988 A JP62082988 A JP 62082988A JP 8298887 A JP8298887 A JP 8298887A JP S63249375 A JPS63249375 A JP S63249375A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
Landscapes
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体記憶装置のデータ消去方法に係り、特
に、ＥＦＲＯＭ （Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒ
ｏｇｒａＬｌａｂｌｅＲｅａｄ ０ｎｌｙ Ｍｅｗ＋ｏ
ｒｙ）のデータ消去方法に関するものである。
に、ＥＦＲＯＭ （Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒ
ｏｇｒａＬｌａｂｌｅＲｅａｄ ０ｎｌｙ Ｍｅｗ＋ｏ
ｒｙ）のデータ消去方法に関するものである。
（従来の技術）
従来、このような分野の技術としては、例えば、（１）
Ｍｏｄｅｒｎ ＭＯＳ Ｔｅｃｈｎｏｌｏｇｙ’ Ｄｅ
ｗｉｔｔ Ｇ、 ＯｎｇＰ、２１２”２１６＋ ＭｃＧ
ｒａｗ−Ｈｉｌｌ Ｂｏｏｋ Ｃｏｍｐａｎｙ（２）“
ＣＯＭＰＡＲＩＳＯＮ ＡＮＤ ＴＲＥＮＤＳ ＩＮ
ＴＯＤＡＹ’５１）Ｏ）’ＩＩＮＡＮＴ Ｅ’ Ｔ
ＥＣ）ＩＮＯＬＯＧＹ” ’８６ １１！Ｄ門 ２６−
１゜第７図は上記（１）に示されるＥＰＲＯＶＩＰＲＯ
Ｍセルある。
Ｍｏｄｅｒｎ ＭＯＳ Ｔｅｃｈｎｏｌｏｇｙ’ Ｄｅ
ｗｉｔｔ Ｇ、 ＯｎｇＰ、２１２”２１６＋ ＭｃＧ
ｒａｗ−Ｈｉｌｌ Ｂｏｏｋ Ｃｏｍｐａｎｙ（２）“
ＣＯＭＰＡＲＩＳＯＮ ＡＮＤ ＴＲＥＮＤＳ ＩＮ
ＴＯＤＡＹ’５１）Ｏ）’ＩＩＮＡＮＴ Ｅ’ Ｔ
ＥＣ）ＩＮＯＬＯＧＹ” ’８６ １１！Ｄ門 ２６−
１゜第７図は上記（１）に示されるＥＰＲＯＶＩＰＲＯ
Ｍセルある。
図中、ｌはｐ型基板、２はフィールド酸化膜、３はドレ
インとなるｎ゛拡散層、４はソースとなるｎ゛拡散層、
５ゲート酸化膜、６はフローティングゲートとなる第１
の多結晶シリコン、７は酸化膜、８はコントロールゲー
トとなる第２の多結晶シリコンである。
インとなるｎ゛拡散層、４はソースとなるｎ゛拡散層、
５ゲート酸化膜、６はフローティングゲートとなる第１
の多結晶シリコン、７は酸化膜、８はコントロールゲー
トとなる第２の多結晶シリコンである。
このＥＦＲＯＭは、データの書き込みは電気的に行える
が、データの消去は電気的には行えず、紫外線を照射す
ることにより行っていた。即ち、データの書き込みを行
う場合は、コントロールゲートとなる第２の多結晶シリ
コン８に１２〜２５Ｖ印加し、ドレインｎ°拡散層３に
７〜２０Ｖのパルスを印加する。この時、ソース・ドレ
イン間に大電流が流れ、その時、衝突電離により発生し
たホット電子の一部がゲート方向の電界に沿って第１の
多結晶シリコン６に到達する。この時、前記第１の多結
晶シリコン６はＳｉ０ｇ膜等の絶縁膜で囲まれ、電気的
にフローティングな状態なので、前記ホット電子はその
フローティングゲート内に蓄えられる。
が、データの消去は電気的には行えず、紫外線を照射す
ることにより行っていた。即ち、データの書き込みを行
う場合は、コントロールゲートとなる第２の多結晶シリ
コン８に１２〜２５Ｖ印加し、ドレインｎ°拡散層３に
７〜２０Ｖのパルスを印加する。この時、ソース・ドレ
イン間に大電流が流れ、その時、衝突電離により発生し
たホット電子の一部がゲート方向の電界に沿って第１の
多結晶シリコン６に到達する。この時、前記第１の多結
晶シリコン６はＳｉ０ｇ膜等の絶縁膜で囲まれ、電気的
にフローティングな状態なので、前記ホット電子はその
フローティングゲート内に蓄えられる。
このようにして書込まれたメモリセルはＶｔ （閾値
電圧）が高くなり、リード時に電流が殆ど流れなくなり
、データが書き込まれたことになる。
電圧）が高くなり、リード時に電流が殆ど流れなくなり
、データが書き込まれたことになる。
一方、ＥＦＲＯＭの消去は紫外線を照射し、書き込まれ
たフローティングゲート６中の電子が励起されて、前記
フローティングゲートの外へ消失することで達成される
。
たフローティングゲート６中の電子が励起されて、前記
フローティングゲートの外へ消失することで達成される
。
次に、書き込み、消去共に電気的に行えるＰＰＲＯＭ（
Ｅｌｅｃｔｒｉｃａｌ Ｅｒａｓａｂｌｅ ａｎｄ Ｐ
ｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）について述べる。
Ｅｌｅｃｔｒｉｃａｌ Ｅｒａｓａｂｌｅ ａｎｄ Ｐ
ｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）について述べる。
上記（１）及び（２）に示されるように、主に３種のＥ
” ｌ’ＲＯＭが提案されているが、これらはすべて絶
縁膜のトンネル電流を利用して書き込み、消去を行うも
のである。
” ｌ’ＲＯＭが提案されているが、これらはすべて絶
縁膜のトンネル電流を利用して書き込み、消去を行うも
のである。
まず、第８図は従来のＦＬＯＴＯＸ型（Ｆｌｏａｔｉｎ
ｇ ｇａｔｅｔｕｎｎｅｌ ｏｘｉｄｅ） Ｅ” ＰＲ
ＯＭセルの断面図である。
ｇ ｇａｔｅｔｕｎｎｅｌ ｏｘｉｄｅ） Ｅ” ＰＲ
ＯＭセルの断面図である。
図中、１１はｐ型基板、１２はフィールド酸化膜、１３
はドレインとなるｎ０拡散層、１４はソースとなるｎ０
拡散層、１５はゲート酸化膜、１６はトンネル酸化膜、
１７はフローティングゲートとなる第１の多結晶シリコ
ン、１８は酸化膜、１９はコントロールゲートとなる第
２の多結晶シリコンである。
はドレインとなるｎ０拡散層、１４はソースとなるｎ０
拡散層、１５はゲート酸化膜、１６はトンネル酸化膜、
１７はフローティングゲートとなる第１の多結晶シリコ
ン、１８は酸化膜、１９はコントロールゲートとなる第
２の多結晶シリコンである。
この図に示されるように、ゲート酸化膜１５の一部が膜
厚が薄いトンネル酸化膜１６となって、ここに電流を流
してフローティングゲート１７に電子を出し入れするよ
うにしている。
厚が薄いトンネル酸化膜１６となって、ここに電流を流
してフローティングゲート１７に電子を出し入れするよ
うにしている。
次に、第９図は従来のＴｅｘｔｕｒｅｄ （多結晶）
ｐｏｌｙ型Ｅ” ＦＲＯＭセルの断面図である。
ｐｏｌｙ型Ｅ” ＦＲＯＭセルの断面図である。
図中、２１はシリコン基板、２２は酸化膜、２３は第１
の多結晶シリコン、２４はフローティングゲートとなる
第２の多結晶シリコン、２５は書き込み消去を行うため
の第３の多結晶シリコンである。
の多結晶シリコン、２４はフローティングゲートとなる
第２の多結晶シリコン、２５は書き込み消去を行うため
の第３の多結晶シリコンである。
この図に示されるように、第１の多結晶シリコン２３上
の酸化膜２２をトンネル膜として利用し、フローティン
グゲート２４に電子を出し入れするようにしている。
の酸化膜２２をトンネル膜として利用し、フローティン
グゲート２４に電子を出し入れするようにしている。
次に、第１０図は従来のＭＮＯＳ型（Ｍｅｔａｌ Ｎ１
ｔｒｉｄｅＯｘｉｄｅ ５ｉｌｉｃｏｎ ） Ｅ”
ＦＲＯＭセルの断面図である。
ｔｒｉｄｅＯｘｉｄｅ ５ｉｌｉｃｏｎ ） Ｅ”
ＦＲＯＭセルの断面図である。
図中、３１はｎ型基板、３２はｐウェル、３３はドレイ
ンとなるｎ９拡散層、３４はソースとなるｎ０拡散層、
３５は酸化膜、３６は第１の多結晶シリコン、３７はシ
リコン窒化膜、３８は第２の多結晶シリコンである。
ンとなるｎ９拡散層、３４はソースとなるｎ０拡散層、
３５は酸化膜、３６は第１の多結晶シリコン、３７はシ
リコン窒化膜、３８は第２の多結晶シリコンである。
この図に示されるように、シリコン窒化膜３７中に電荷
を貯える方式で、データの書き込み、消去は前記２方式
と同様にトンネル電流によって行われる。
を貯える方式で、データの書き込み、消去は前記２方式
と同様にトンネル電流によって行われる。
（発明が解決しようとする問題点）
しかし、上記したいずれの方法であっても以下に述べる
ような欠点があった。
ような欠点があった。
まず、第１に上記（１）のＥＦＲＯＭでは紫外線によっ
て消去するため、パッケージに紫外線を透過するように
窓を形成することが必要となり、組立工程の煩雑化、コ
スト高を招き、又、紫外線照射器も必要となる欠点があ
った。
て消去するため、パッケージに紫外線を透過するように
窓を形成することが必要となり、組立工程の煩雑化、コ
スト高を招き、又、紫外線照射器も必要となる欠点があ
った。
次に上記（２）乃至（４）の３種のＥ” ＦＲＯＭでは
、消去後のＶアが下がり過ぎてデプレンション型Ｔｒ（
トランジスタ）特性を示すため、ｖｉが一定のセレクト
Ｔｒが１セルに１ａＪ要となり、セル面積が増大すると
いう欠点があった。又、上記（２）のＦＬＯＴＯＸ型で
はトンネル酸化膜形成工程、上記（３）のＴｅｘｔｕｒ
ｅｄ ｐｏｌｙ型では第３の多結晶シリコン形成工程、
上記（４）のＭＮＯＳ型ではシリコン窒化膜形成工程が
増えるという欠点があった。
、消去後のＶアが下がり過ぎてデプレンション型Ｔｒ（
トランジスタ）特性を示すため、ｖｉが一定のセレクト
Ｔｒが１セルに１ａＪ要となり、セル面積が増大すると
いう欠点があった。又、上記（２）のＦＬＯＴＯＸ型で
はトンネル酸化膜形成工程、上記（３）のＴｅｘｔｕｒ
ｅｄ ｐｏｌｙ型では第３の多結晶シリコン形成工程、
上記（４）のＭＮＯＳ型ではシリコン窒化膜形成工程が
増えるという欠点があった。
本発明は、上記した欠点を除去し、ＥＰＲＯ？Ｉと同等
の面積及び工程で、しかも紫外線を用いず記憶されたデ
ータを電気的に消去できる半導体記憶装置のデータ消去
方法を提供することを目的とする。
の面積及び工程で、しかも紫外線を用いず記憶されたデ
ータを電気的に消去できる半導体記憶装置のデータ消去
方法を提供することを目的とする。
（問題点を解決するための手段）
本発明は、上記問題点を解決するために、コントロール
ゲートとフローティングゲートを有するＭＯＳ型トラン
ジスタを記憶単位とする半導体記憶装置のデータ消去方
法において、ソースから基板に電流が流れないように逆
偏倚電圧を印加し、ドレインと前記基板間に２００μＡ
以下のドレイン電流が流れる逆偏倚電圧を印加し、前記
ＭＯＳ型トランジスタのコントロールゲートの電位は該
ＭＯＳ型トランジスタのチャネル電流が流れることを阻
止可能な電位とし、フローティングゲートに貯えられて
いる電位を除去するようにしたものである。
ゲートとフローティングゲートを有するＭＯＳ型トラン
ジスタを記憶単位とする半導体記憶装置のデータ消去方
法において、ソースから基板に電流が流れないように逆
偏倚電圧を印加し、ドレインと前記基板間に２００μＡ
以下のドレイン電流が流れる逆偏倚電圧を印加し、前記
ＭＯＳ型トランジスタのコントロールゲートの電位は該
ＭＯＳ型トランジスタのチャネル電流が流れることを阻
止可能な電位とし、フローティングゲートに貯えられて
いる電位を除去するようにしたものである。
（作用）
本発明によれば、上記したように、ソースから基板に電
流が流れないようにソースに約２〜３■の逆バイアス電
圧をかけ、次に、ドレインと前記基板間に約１４Ｖの逆
バイアスをかけると、ゲート酸化膜下方のドレイン接合
部近傍にアバランシェ効果による、例えば、ホントホー
ルが発生し、フローティングゲートに注入され、フロー
ティングゲート中の電荷を中和する。このように、電圧
の印加条件を変えることにより、データの書き込みだけ
でなく、データの消去も電気的に行えるようにしたもの
である。
流が流れないようにソースに約２〜３■の逆バイアス電
圧をかけ、次に、ドレインと前記基板間に約１４Ｖの逆
バイアスをかけると、ゲート酸化膜下方のドレイン接合
部近傍にアバランシェ効果による、例えば、ホントホー
ルが発生し、フローティングゲートに注入され、フロー
ティングゲート中の電荷を中和する。このように、電圧
の印加条件を変えることにより、データの書き込みだけ
でなく、データの消去も電気的に行えるようにしたもの
である。
（実施例）
以下、本発明の実施例について図面を参照しながら詳細
に説明する。
に説明する。
第１図は本発明の一実施例を示すｎＭＯＳＥＰＲＯＭの
データ消去方法を示す工程図、第２図は本発明を実施す
るｎＭＯＳＥＦＲＯＭセルの概略図である。
データ消去方法を示す工程図、第２図は本発明を実施す
るｎＭＯＳＥＦＲＯＭセルの概略図である。
第２図において、４１はｐ型シリコン基板、４２はその
基板に形成されるドレインであるｎ゛拡散層、４３はソ
ースとなるｎ゛拡散層、４４は第１ゲート酸化膜、４５
はフローティングゲートとなる第１の多結晶シリコン層
、４６は第１の多結晶シリコン層上のシリコン酸化膜、
４７はコントロールゲートとなる第２の多結晶シリコン
層である。
基板に形成されるドレインであるｎ゛拡散層、４３はソ
ースとなるｎ゛拡散層、４４は第１ゲート酸化膜、４５
はフローティングゲートとなる第１の多結晶シリコン層
、４６は第１の多結晶シリコン層上のシリコン酸化膜、
４７はコントロールゲートとなる第２の多結晶シリコン
層である。
この図に示されるように、Ｐ型シリコン基板４１上に膜
厚３００人の第１ゲート酸化膜４４、膜厚３０００人の
第１の多結晶シリコン層４５、その多結晶シリコン４５
上に膜厚４００人の酸化膜４６、更に、その上に膜厚３
０００人の第２の多結晶シリコン層４７からなるＥＰＲ
ＯＭセルをセルファライン技術を用いて形成する。また
、ドレインとなるｎ゛拡散層４２及びソースとなるｎ゛
拡散Ｊｉ４３の深さｘｊは約０．２５．ｃｒｍ、ＥＰＲ
ＯＭセルの実効ゲート長は０．８μｍ（ゲート長１．２
μｍ）であり、紫外線消去した場合のＶ□は１．８ Ｖ
（第３図における初期値ＶＴ＋）である。
厚３００人の第１ゲート酸化膜４４、膜厚３０００人の
第１の多結晶シリコン層４５、その多結晶シリコン４５
上に膜厚４００人の酸化膜４６、更に、その上に膜厚３
０００人の第２の多結晶シリコン層４７からなるＥＰＲ
ＯＭセルをセルファライン技術を用いて形成する。また
、ドレインとなるｎ゛拡散層４２及びソースとなるｎ゛
拡散Ｊｉ４３の深さｘｊは約０．２５．ｃｒｍ、ＥＰＲ
ＯＭセルの実効ゲート長は０．８μｍ（ゲート長１．２
μｍ）であり、紫外線消去した場合のＶ□は１．８ Ｖ
（第３図における初期値ＶＴ＋）である。
このメモリセルにおけるデータの書き込みは、以下のよ
うに行う。
うに行う。
まず、ＶＧ ＝１３ｖ、 Ｖｓ −Ｖｓ −Ｏｖ ニ
ジチオき、この状態で、ドレイン４２にＶｇｍ８ｖのパ
ルスをＯ，１ｍ５ｅｃ印加する。このようにすると、メ
モリセルのＶｔは１．８ Ｖから約６ｖに上昇し、デー
タが書き込まれたことになる。この書き込み方法は従来
のＥＦＲＯＭのデータの書き込み方法と同じである。
ジチオき、この状態で、ドレイン４２にＶｇｍ８ｖのパ
ルスをＯ，１ｍ５ｅｃ印加する。このようにすると、メ
モリセルのＶｔは１．８ Ｖから約６ｖに上昇し、デー
タが書き込まれたことになる。この書き込み方法は従来
のＥＦＲＯＭのデータの書き込み方法と同じである。
次に、この書き込まれたデータの消去方法について説明
する。
する。
まず、第１図（ａ）に示されるように、スイッチ■を閉
じ、スイッチ■は開いておき、このセルにＶ＋−＝ Ｖ
ｓ −Ｏｖ 、 Ｖ３ ＝２Ｖを印加する。
じ、スイッチ■は開いておき、このセルにＶ＋−＝ Ｖ
ｓ −Ｏｖ 、 Ｖ３ ＝２Ｖを印加する。
次いで、第１図（ｂ）に示されるように、スイスチ■を
閉じて、νｏ ”１４Ｖのパルスをドレイン４２に加え
る。
閉じて、νｏ ”１４Ｖのパルスをドレイン４２に加え
る。
この条件でのパルス印加時間とＶＴの関係を第３図に示
す。
す。
この図に示されるように、Ｖｔ ＝ ６．６ｖであった
セルが５０１１ｓｅｃ印加後はＶｔ ＝ ２．Ｏｖとほ
ぼ書き込み以前に戻っており、かつ、そこで消去が飽和
しようとしているのがわかる。前記消去時のバイアスの
条件ではドレインにアバランシェ電流が流れるが、その
電流は１００μ八程度と非常に少ない。
セルが５０１１ｓｅｃ印加後はＶｔ ＝ ２．Ｏｖとほ
ぼ書き込み以前に戻っており、かつ、そこで消去が飽和
しようとしているのがわかる。前記消去時のバイアスの
条件ではドレインにアバランシェ電流が流れるが、その
電流は１００μ八程度と非常に少ない。
これはソース電圧Ｖ、が２ｖと高く、ソース・ドレイン
間電流が流れないためである。もし、ソース電圧をＯｖ
にすると消去はできるが、ブレークダウンが発生し、ド
レイン電流が過大となり配線の溶断やセルの熱破壊を引
き起こす可能性がある。
間電流が流れないためである。もし、ソース電圧をＯｖ
にすると消去はできるが、ブレークダウンが発生し、ド
レイン電流が過大となり配線の溶断やセルの熱破壊を引
き起こす可能性がある。
実際にフローティングゲート電位Ｖ□をＯｖに固定した
時のドレイン電圧−ドレイン電流特性を第４図に示す、
ここで、パラメータとしてソース電圧ｖｓをとっており
、基板電位はＯｖであるが、第４図に示すようにＶｎ
＝７ ｖ以上になるとアバランシェによる電流が流れ始
める。前記アバランシェによって発生したホールが前記
シリコンｉｔへ所謂基板電流として流れるため、ソース
・ドレイン近傍の前記ｐ型シリコン基板の電位は接地電
位よりも高くなる。このため、ソース電圧ｖ３がＱｖの
場合には、僅かなアバランシェの発生で容易にソース・
基板間のＮＰ接合が順方向にバイアスされ、ソース電極
より電子の注入、ドレインへの前記注入された電子の加
速、更に、ドレイン近傍での２次アバランシェ発生と続
き、遂にブレークダウンへ到る。Ｖｓ”ＯＶの場合のブ
レークダウン電圧は約９ｖである。しかし、ソース電圧
Ｖ。
時のドレイン電圧−ドレイン電流特性を第４図に示す、
ここで、パラメータとしてソース電圧ｖｓをとっており
、基板電位はＯｖであるが、第４図に示すようにＶｎ
＝７ ｖ以上になるとアバランシェによる電流が流れ始
める。前記アバランシェによって発生したホールが前記
シリコンｉｔへ所謂基板電流として流れるため、ソース
・ドレイン近傍の前記ｐ型シリコン基板の電位は接地電
位よりも高くなる。このため、ソース電圧ｖ３がＱｖの
場合には、僅かなアバランシェの発生で容易にソース・
基板間のＮＰ接合が順方向にバイアスされ、ソース電極
より電子の注入、ドレインへの前記注入された電子の加
速、更に、ドレイン近傍での２次アバランシェ発生と続
き、遂にブレークダウンへ到る。Ｖｓ”ＯＶの場合のブ
レークダウン電圧は約９ｖである。しかし、ソース電圧
Ｖ。
を正電圧に保つ、即ち、ＮＰ接合を逆バイアス状態に保
っておけば前記アバランシェによるソース・基板接合の
順バイアス状態は起こり難くなるので当然ドレイン電圧
がある程度上昇しアバランシェ電流が増加してもブレー
クダウンには到り難（なる。実際、第４図に示すように
、ソース電圧ＶＳが１ｖ〜３ｖと上がるにつれてブレー
クダウンに到るまでのドレイン電圧ＶＤ、ドレイン電［
１゜が増加しているのがわかる。このことはソースを基
板に対して逆バイアスふすることで過大電流の流れるブ
レークダウンの発生を回避しながら、消去に寄与する所
のアバランシェ現象を維持できることを示すものである
。
っておけば前記アバランシェによるソース・基板接合の
順バイアス状態は起こり難くなるので当然ドレイン電圧
がある程度上昇しアバランシェ電流が増加してもブレー
クダウンには到り難（なる。実際、第４図に示すように
、ソース電圧ＶＳが１ｖ〜３ｖと上がるにつれてブレー
クダウンに到るまでのドレイン電圧ＶＤ、ドレイン電［
１゜が増加しているのがわかる。このことはソースを基
板に対して逆バイアスふすることで過大電流の流れるブ
レークダウンの発生を回避しながら、消去に寄与する所
のアバランシェ現象を維持できることを示すものである
。
次に、ソース電圧Ｖ１＝２ｖと固定した場合のドレイン
電圧−ドレイン電流特性を第５図に示す。
電圧−ドレイン電流特性を第５図に示す。
ここでは、パラメータとしてフローティングゲート電位
ｖｙｓをとっており、基板電位はＯｖである。
ｖｙｓをとっており、基板電位はＯｖである。
この図に示されるように、Ｖ□が小さい程アバランシェ
が低いドレイン電圧で発生していることがわかる。これ
はドレイン近傍のＰＮ接合部での電界がフローティング
ゲート電位ＶＦＧが低い程強くなるためである。
が低いドレイン電圧で発生していることがわかる。これ
はドレイン近傍のＰＮ接合部での電界がフローティング
ゲート電位ＶＦＧが低い程強くなるためである。
実際のＥＦＲＯＭセルでは、フローティングゲート電圧
Ｖ□は、コントロールゲート電圧Ｖｅ 、ドレイン電圧
Ｖゎ、ソース電圧ν８、基板電圧Ｖ３との容量結合で決
定されるわけであるが、書き込み後セル（電子を蓄積し
ている）で前記消去方法のバイアス条件ではｖｒｃは約
−２Ｖ程度であり、それが消去完了後は約＋２ｖ程度に
なるものと予想される。
Ｖ□は、コントロールゲート電圧Ｖｅ 、ドレイン電圧
Ｖゎ、ソース電圧ν８、基板電圧Ｖ３との容量結合で決
定されるわけであるが、書き込み後セル（電子を蓄積し
ている）で前記消去方法のバイアス条件ではｖｒｃは約
−２Ｖ程度であり、それが消去完了後は約＋２ｖ程度に
なるものと予想される。
第５図においては、データ消去時のドレイン電流特性は
Ｖ、、＝−２Ｖから２ｖへと順次変化していくことにな
る。ここで、注目すべき点は、例えば、Ｖｅ ＝１５Ｖ
の時、ＶＦｌ＝ ４〜Ｏ’／（７）間ではドレイン電
流！ヵは、１００μＡ程度流れており、このアバランシ
ェ電流に起因した、例えば、ホントホールが消去に寄与
していると予想されるが、Ｖｒｃ” ２ Ｖでは！。は
急減し、１μＡ程度となっている。このように、第３図
に示した消去の飽和現象を説明することができる。消去
が進み、ＶＦＧがある程度以上高くなると、アバランシ
ェ電流は急減し、消去は飽和する。この現象を利用すれ
ば十分時間を加えた消去後のＶｔを印加ドレイン電圧ｖ
ｏｔ−変化することにより容易に調整することが可能で
ある。
Ｖ、、＝−２Ｖから２ｖへと順次変化していくことにな
る。ここで、注目すべき点は、例えば、Ｖｅ ＝１５Ｖ
の時、ＶＦｌ＝ ４〜Ｏ’／（７）間ではドレイン電
流！ヵは、１００μＡ程度流れており、このアバランシ
ェ電流に起因した、例えば、ホントホールが消去に寄与
していると予想されるが、Ｖｒｃ” ２ Ｖでは！。は
急減し、１μＡ程度となっている。このように、第３図
に示した消去の飽和現象を説明することができる。消去
が進み、ＶＦＧがある程度以上高くなると、アバランシ
ェ電流は急減し、消去は飽和する。この現象を利用すれ
ば十分時間を加えた消去後のＶｔを印加ドレイン電圧ｖ
ｏｔ−変化することにより容易に調整することが可能で
ある。
以上、ソース電圧を上げることによりドレイン電流を減
らし、実用的なアバランシェ消去ができることを示した
が、これは基板電圧Ｖ、を例えば、−３ｖとバイアスす
ることによっても可能である。
らし、実用的なアバランシェ消去ができることを示した
が、これは基板電圧Ｖ、を例えば、−３ｖとバイアスす
ることによっても可能である。
又、前記ソース電位を電気的にフローティングにしてい
ても消去時に前記ソース電極がソース・ドレイン間のリ
ーク電流により正電位に浮くので前記ソース電位を正に
バイアスした場合と同等の効果が得られる。
ても消去時に前記ソース電極がソース・ドレイン間のリ
ーク電流により正電位に浮くので前記ソース電位を正に
バイアスした場合と同等の効果が得られる。
次に、以上述べた方法で１つの前記メモリセルで電気的
書き込み消去を繰り返した時のＶア特性図を第６図に示
す。
書き込み消去を繰り返した時のＶア特性図を第６図に示
す。
ここで、書き込み時間は１回０．１ｍ５ｅｃ、消去時間
は１回１００ｍ５ｅｃである。２００サイクル目（書き
込み１００回十消去１００回）でも、書き込み後Ｖｔと
消去後のり？の差は約３ｖあり、十分にメモリとして使
用できる。
は１回１００ｍ５ｅｃである。２００サイクル目（書き
込み１００回十消去１００回）でも、書き込み後Ｖｔと
消去後のり？の差は約３ｖあり、十分にメモリとして使
用できる。
以上、通常のＥＦＲＯＭセルを用いて電気的に低電流で
消去でき、かつ、消去後ｖ７が安定なので、前記Ｅ”Ｆ
ＲＯＭのようなセレクトＴｒも不要な新しい電圧印加条
件であり、簡単な製造工程で、かつ、セル面積の小さい
安価な電気的書き込み消去可能なＲＯＭが実現できる。
消去でき、かつ、消去後ｖ７が安定なので、前記Ｅ”Ｆ
ＲＯＭのようなセレクトＴｒも不要な新しい電圧印加条
件であり、簡単な製造工程で、かつ、セル面積の小さい
安価な電気的書き込み消去可能なＲＯＭが実現できる。
なお、以上述べた実施例はｎＭＯＳ型の場合であるが、
ｐＭＯＳ型の場合でも同様の動作が可能である。
ｐＭＯＳ型の場合でも同様の動作が可能である。
第１１図は係る来光明番実施するためのｐｎｏｓ型のＥ
ＦＲＯＭセルの概略図であり、第１２図は本発明の他の
実施例を示すｐＭＯＳ型のＥＦＲＯＭのデータの消去方
法の工程図である。
ＦＲＯＭセルの概略図であり、第１２図は本発明の他の
実施例を示すｐＭＯＳ型のＥＦＲＯＭのデータの消去方
法の工程図である。
第１１図において、５１はｎ型シリコン基板、５２はそ
の基板に形成されるドレインであるｐ゛拡散層、５３は
ソースとなるｐ０拡散層、５４は第１ゲート酸化膜、５
５はフローティングゲートとなる第１の多結晶シリコン
層、５６は第１の多結晶シリコン層上のシリコン酸化膜
、５７はコントロールゲートとなる第２の多結晶シリコ
ン層である。
の基板に形成されるドレインであるｐ゛拡散層、５３は
ソースとなるｐ０拡散層、５４は第１ゲート酸化膜、５
５はフローティングゲートとなる第１の多結晶シリコン
層、５６は第１の多結晶シリコン層上のシリコン酸化膜
、５７はコントロールゲートとなる第２の多結晶シリコ
ン層である。
このｐ ｌ’ｌＯ３型ＲＯＭセルのデータの消去方法は
前記したｎＭＯｓ型ＲＯＭセルのデータの消去方法と同
様である。即ち、第１２図（ａ）に示されるように、ま
ず、スイッチＩを閉じて、前記ｐ ｌＩＯ３型トランジ
スタのソースに基板電位に対して−２〜−３■を印加し
て、負にバイアスし、その後、第１２図（ｂ）に示され
るように、スイッチ■を閉じて、そのｐｒＩＯＳ型トラ
ンジスタのドレインに基板電位に対して約−１４Ｖを印
加して、ドレインを２００μＡ以下のドレイン電流が流
れる負の電位とし、そのｐＭＯＳ型）ランジスタのコン
トロールゲート電位をＯｖｌつまり、そのｐ ＭＯＳ型
トランジスタのチャネル電流が流れることを阻止する電
位とすることにより、前記フローティングゲート５５に
蓄えられた正電位を除去できるようにする。
前記したｎＭＯｓ型ＲＯＭセルのデータの消去方法と同
様である。即ち、第１２図（ａ）に示されるように、ま
ず、スイッチＩを閉じて、前記ｐ ｌＩＯ３型トランジ
スタのソースに基板電位に対して−２〜−３■を印加し
て、負にバイアスし、その後、第１２図（ｂ）に示され
るように、スイッチ■を閉じて、そのｐｒＩＯＳ型トラ
ンジスタのドレインに基板電位に対して約−１４Ｖを印
加して、ドレインを２００μＡ以下のドレイン電流が流
れる負の電位とし、そのｐＭＯＳ型）ランジスタのコン
トロールゲート電位をＯｖｌつまり、そのｐ ＭＯＳ型
トランジスタのチャネル電流が流れることを阻止する電
位とすることにより、前記フローティングゲート５５に
蓄えられた正電位を除去できるようにする。
なお、本発明は上記実施例に限定されるものではなく、
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
（発明の効果）
以上、詳細に説明したように、本発明によれば、（１）
電圧の印加条件を変えることにより、データの書き込み
だけでなく、データの消去も電気的に容易に行なうこと
ができる。
電圧の印加条件を変えることにより、データの書き込み
だけでなく、データの消去も電気的に容易に行なうこと
ができる。
（２） ＥＰＲＯｒＩ と同等の面積及び工程で、しか
も紫外線を用いず、記憶されたデータを消去することが
できる。
も紫外線を用いず、記憶されたデータを消去することが
できる。
（３）メーカーは完全なデータ書込及び書込後検査を行
った後、データを消去してＯＴＰを出荷することが可能
となる。また、ユーザー側でのデータ消去、再データ書
込も可能となる。
った後、データを消去してＯＴＰを出荷することが可能
となる。また、ユーザー側でのデータ消去、再データ書
込も可能となる。
（４）集積回路内部で高電圧を発生させることにより、
ボード上に実装した状態でＲＯＭデータの変更が可能と
なる。
ボード上に実装した状態でＲＯＭデータの変更が可能と
なる。
第１図は本発明の一実施例を示すｎＭＯｓ ＥＰＲＯＭ
のデータ消去方法を示す工程図、第２図は本発明を実施
するｎＭＯｓ ＥＰＲＯ−セルの概略図、第３図は消去
時間対闇値電圧特性図、第４図はフローティングゲート
電位Ｖ□をＯｖに固定した場合のドレイン電圧−ドレイ
ン電流特性図、第５図はソース電圧ν、を２ｖに固定し
た時のドレイン電圧−ドレイン電流特性図、第６図は電
気的書き込み消去の繰り返し回数対闇値電圧特性図、第
７図は従来のＥＦＲＯＭの断面図、第８図は従来のＦＬ
ＯＴＯＸ型Ｅ” ＦＲＯＭの断面図、第９図は従来のＴ
ｅｘｔｕｒｅｄ ｐｏｌｙ型Ｅ２ＦＲＯＭの断面図、第
１０図はＭＮＯ３型Ｅ” ＦＲＯＭの断面図、第１１図
は本発明を実施するためのｐＭＯＳ型のＥＦＲＯＭセル
の概略図、第１２図は本発明の他の実施例を示すデータ
の消去方法の工程図である。 ４１・・・ｐ型シリコン基板、４２・・・ドレイン（ｎ
”拡散Ｊｌ） 、４３−・・ソース（ｎ”拡散層） 、
４４．５４・・・第１ゲート酸化膜、４５．５５・・・
フローティングゲート（第１の多結晶シリコン層） 、
４６．５６・・・第１の多結晶シリコン層上のシリコン
酸化膜、４７．５７・・・コントロールゲート（第２の
多結晶シリコン層）、５１・・・ｎ型シリコン基板、５
２・・・ドレイン（ｐ０拡散７１）、５３・・・ソース
＜ｐ’拡散層）。
のデータ消去方法を示す工程図、第２図は本発明を実施
するｎＭＯｓ ＥＰＲＯ−セルの概略図、第３図は消去
時間対闇値電圧特性図、第４図はフローティングゲート
電位Ｖ□をＯｖに固定した場合のドレイン電圧−ドレイ
ン電流特性図、第５図はソース電圧ν、を２ｖに固定し
た時のドレイン電圧−ドレイン電流特性図、第６図は電
気的書き込み消去の繰り返し回数対闇値電圧特性図、第
７図は従来のＥＦＲＯＭの断面図、第８図は従来のＦＬ
ＯＴＯＸ型Ｅ” ＦＲＯＭの断面図、第９図は従来のＴ
ｅｘｔｕｒｅｄ ｐｏｌｙ型Ｅ２ＦＲＯＭの断面図、第
１０図はＭＮＯ３型Ｅ” ＦＲＯＭの断面図、第１１図
は本発明を実施するためのｐＭＯＳ型のＥＦＲＯＭセル
の概略図、第１２図は本発明の他の実施例を示すデータ
の消去方法の工程図である。 ４１・・・ｐ型シリコン基板、４２・・・ドレイン（ｎ
”拡散Ｊｌ） 、４３−・・ソース（ｎ”拡散層） 、
４４．５４・・・第１ゲート酸化膜、４５．５５・・・
フローティングゲート（第１の多結晶シリコン層） 、
４６．５６・・・第１の多結晶シリコン層上のシリコン
酸化膜、４７．５７・・・コントロールゲート（第２の
多結晶シリコン層）、５１・・・ｎ型シリコン基板、５
２・・・ドレイン（ｐ０拡散７１）、５３・・・ソース
＜ｐ’拡散層）。
Claims (7)
- （１）コントロールゲートとフローティングゲートを有
するＭＯＳ型トランジスタを記憶単位とする半導体記憶
装置のデータ消去方法において、（ａ）前記ＭＯＳ型ト
ランジスタのソースから基板に電流が流れないように逆
偏倚電圧を印加し、（ｂ）前記ＭＯＳ型トランジスタの
ドレインと前記基板間に２００μＡ以下のドレイン電流
が流れる逆偏倚電圧を印加し、 （ｃ）前記ＭＯＳ型トランジスタのコントロールゲート
の電位は該ＭＯＳ型トランジスタのチャネル電流が流れ
ることを阻止する電位とし、フローティングゲートに貯
えられている電位を除去することを特徴とする半導体記
憶装置のデータ消去方法。 - （２） （ａ）前記ＭＯＳ型トランジスタはｎチャネルを形成し
、 （ｂ）該ｎＭＯＳ型トランジスタのソースを基板電位に
対して正に偏倚し、 （ｃ）前記ｎＭＯＳ型トランジスタのドレイン電位を２
００μＡ以下のドレイン電流が流れる正の電位とし、 （ｄ）前記ｎＭＯＳ型トランジスタのコントロールゲー
ト電位を前記ｎＭＯＳ型トランジスタのチャネル電流が
流れることを阻止する電位とし、前記フローティングゲ
ートに蓄えられた負電位を除去することを特徴とする特
許請求の範囲第１項記載の半導体記憶装置のデータ消去
方法。 - （３）前記負電位を除去する時のｎＭＯＳ型トランジス
タのドレイン電位は前記フローティングゲートに電子を
注入する場合の電位と異なることを特徴とする特許請求
の範囲第２項記載の半導体記憶装置のデータ消去方法。 - （４）前記負電位を除去する時のｎＭＯＳ型トランジス
タのソース電位は前記フローティングゲートに電子を注
入する場合の電位と異なることを特徴とする特許請求の
範囲第２項記載の半導体記憶装置のデータ消去方法。 - （５） （ａ）前記ＭＯＳ型トランジスタはｐチャネルを形成し
、 （ｂ）前記ｐＭＯＳ型トランジスタのソースを基板電位
に対して負に偏倚し、 （ｃ）前記ｐＭＯＳ型トランジスタのドレイン電圧を２
００μＡ以下のドレイン電流が流れる負の電位とし、 （ｄ）前記ｐＭＯＳ型トランジスタのコントロールゲー
ト電位を前記ｐＭＯＳ型トランジスタのチャネル電流が
流れることを阻止する電位とし、前記フローティングゲ
ートに蓄えられた正電位を除去することを特徴とする特
許請求の範囲第１項記載の半導体記憶装置のデータ消去
方法。 - （６）前記正電位を除去する時のｐＭＯＳ型トランジス
タのドレイン電位と前記フローティングゲートに正孔を
注入する場合の電位とは異なることを特徴とする特許請
求の範囲第５項記載の半導体記憶装置のデータ消去方法
。 - （７）前記正電位を除去する時のｐＭＯＳ型トランジス
タのソース電位は前記フローティングゲートに正孔を注
入する場合の電位とは異なることを特徴とする特許請求
の範囲第５項記載の半導体記憶装置のデータ消去方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62082988A JPS63249375A (ja) | 1987-04-06 | 1987-04-06 | 半導体記憶装置のデ−タ消去方法 |
| US07/177,612 US4884239A (en) | 1987-04-06 | 1988-04-05 | Method for erasing data in a semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62082988A JPS63249375A (ja) | 1987-04-06 | 1987-04-06 | 半導体記憶装置のデ−タ消去方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63249375A true JPS63249375A (ja) | 1988-10-17 |
Family
ID=13789597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62082988A Pending JPS63249375A (ja) | 1987-04-06 | 1987-04-06 | 半導体記憶装置のデ−タ消去方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4884239A (ja) |
| JP (1) | JPS63249375A (ja) |
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1987
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1988
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