JPS63249999A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関し、例えば脱着可能な
カセットケース等のような実装基板に電気的な書き込み
が行われるプログラマブルＲＯＭ（リード・オンリー・
メモリ）が搭載された情報記憶部を含む半導体記憶装置
に利用して有効な技術に関するものである。

〔従来の技術〕

電気的に書き込み／消去が可能にされたＥＥＰＲＯＭ　
（エレクトリカリ＆イレーザブル・プログラブル・リー
ド・オンリー・メモ１月が公知である。このようなＥＥ
ＰＲＯＭに関しては、例えばｎ日立製作所１９８６年９
月発行「日立ＥＥＦＲＯＭ　　ＩＣ（ＨＮ５８Ｃ６５Ｐ
／ＦＰシリーズ）アプリケーションノート」がある。

上記ＥＥＦＲＯＭにあっては、電源投入及び解除時にノ
イズ等がトリガーとなって制御ピンが誤ってプログラム
モード（書き込みモード）に入る可能性がある。この対
策として、電源電圧Ｖｃｃの立ち上がり時間を１０μｓ
以上にすること、及び電源電圧の立ち上がり終了から５
０μｓまでの間は、制御ピンの人力レベルを固定する必
要がある。

〔発明が解決しようとする゛問題点〕

本願発明者は、上記のようなＥＥＰＲＯＭをカセットケ
ースに実装して、脱着可能な情報記憶部を備えて半導体
記憶装置を構成することを考えた。

この場合、システム側が動作状態で上記ＥＥＰＲＯＭが
搭載されたカセットケースの脱着を可能にする必要があ
る。このようにすると、上記力セント側に上記電源の不
定状態を回避するためのパワーオンリセット回路とを設
ける必要がある。しかし、カセットケースとしては、小
型で大きな記憶容量を持つことが望ましく、高実装密度
にする必要がある。したがって、上記のようなパワーオ
ンリセット回路を設けると、その分実装密度（情報記憶
容量）が低下してしまい、所望の記憶容量を得るために
はカセットケースが大型になってしまう。

仮に、上記パワーオンリセット回路を設けるとしても確
実なデータ保護が行われない。この理由は、カセットの
装着時において、全接続ピンが一律に接触しない虞れが
あるからである。例えば、カセットの装着の仕方によっ
ては、電源端子側が先に接触してＥＥＰＲＯＭ側に電源
供給が開始されるのに対して、制御ピン側が接触されな
い状態が生じる虞れがある。このような状態が生じると
、上記パワーオンリセット回路の機能が有効に生かされ
ない。

この発明の目的は、電気的に書き込みが可能にされたプ
ログラマブルＲＯＭからなる脱着可能にされた情報記憶
部を持ち、簡単な構成で確実なデータ保護を実現した半
導体記憶装置を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、電気的な書き込みが可能にされるプログラマ
ブルＲＯＭが実装され、脱着可能とされる実装基板側に
対して、所定の電圧信号を出力する接続端子と制御信号
が供給される接続端子にインアクティブな電圧を供給す
る抵抗手段とを設け、上記実装基板が装着されるシステ
ム側に対して、上記接続端子から供給される電圧信号を
検出する電圧検出回路とこの電圧検出回路の出力信号に
基づいてその動作が制御され、上記制御信号を送出する
３状態出力回路とを設けるものである。

〔作　用〕

上記した手段によれば、脱着可能にされた実装基板側に
電源供給が開始されたことをシステム側が検出して、制
御信号の供給を開始するものであり、実装基板側は電源
供給が開始されてから制御信号の供給が開始されるまで
の間、上記抵抗手段によって制御信号をインアクティブ
のレベルに固定できるから、書き込み誤動作によるデー
タ破壊を確実に防止できる。

〔実施例〕

第１図には、この発明に係る半導体記憶装置の一実施例
のブロック図が示されている。

情報記憶部は、同図に点線で示すようにカセットケース
に収納される実装基板に構成される。この実装基板には
、例示的に示されているＥＥＰＲＯＭＯ，ＥＥＰＲＯＭ
ｌ等のような複数からなるプログラマブルＲＯＭと、シ
ステム側から供給され、上記複数のプログラマブルＲＯ
Ｍの中から１つのＥＥＰＲＯＭｌ等を指定するアドレス
信号へ〇Ｄを受けるデコーダ回路ＤＣＲを含んでいる。

上記デコーダ回路ＤＣＲは、システム側からのチツブイ
ネーブル信号ＣＢが制御端子Ｇに供給されることにより
動作制御が行われる。デコーダ回路ＤＣＲは、それが上
記信号ＣＥによって動作状態にされたとき、上記アドレ
ス信号ＡＤＤを解読して、選択信号ＹＯ％Ｙｎを形成す
る。これらの選択信号ＹＯ〜Ｙｎは、各ＥＥＰＲＯＭＯ
，ＥＥＰＲＯＭ１等のチップイネーブル端子ＣＥに供給
される。なお、同図において、上記各ＥＥＰＲＯＭＯ，
ＥＥＰＲＯＭ１等に供給されるアドレス信号線やデータ
信号線は、この発明に直接関係が無いので省略されてい
る。

この実施例では、上記カセットの装着や脱着時における
誤書き込みを防止するため、カセット側には、次の各素
子及び接続端子が設けられる。カセットの脱着を検出す
るために、特に制限されないが、回路の接地電位ＧＮＤ
に接続された接続ピンが設けられる。また、システム側
から供給される制御ピン（出力イネーブル信号ＯＥ、ラ
イトイネーブル信号ＷＥ及びチップイネーブル信号ＣＥ
に対応された端子）と電源電圧Ｖｃｃとの間には、プル
アップ抵抗Ｒ２なしいＲ４が設けられる。

また、システム側には、上記カセット側から供給される
接地電位ＧＮＤを検出するために電圧検出回路ＶＣが設
けられる。上記電圧検出回路ＶＣは、上記カセット側か
ら供給される接地電位ＧＮＤを受ける入力インバータ回
路Ｎ１と、遅延回路を構成するために上記インバータ回
路Ｎ１に縦列形態にされたインバータ回路Ｎ２から構成
される。

上記インバータ回路Ｎ１の入力端子と電源電圧Ｖｃｃと
の間には、プルアンプ抵抗Ｒ１が設けられる。

同図においては、２つのインバータ回路Ｎ１とＮ２を用
いて上記電圧検出回路ＶＣと遅延回路を構成するもので
あるが、必要な遅延時間を得るために、３個以上のイン
バータ回路を縦列形態に接続するものであってもよい。

ただし、後述するように出力信号のロウレベルによって
、カセットの装着を検出する場合、インバータ回路の数
は偶数個にする必要がある。

また、大きな遅延時間が必要な場合は、Ｃ，Ｈによる遅
延回路を設けてもよいし、カセットの電源電圧をＧＮＤ
検知により投入し、カセット電源電圧をコンパレータで
モニターしてゲートを開（電圧検出回路としてもよい。

３状態出力回路ＴＳＢは、出力イネーブル信号ＯＥ、ラ
イトイネーブル信号ＷＥ及びチップイネーブル信号ＣＢ
を受けて、上記制御ピンを介してカセット側に送出する
。この出力回路ＴＳＢは、その制御端子Ｅに上記電圧検
出回路ＶＣの出力信号が供給される。出力回路ＴＳＢは
、上記電圧検出回路ＶＣの出力信号がロウレベルのとき
動作状送出する。また、出力回路ＴＳＢは、上記電圧検
出回路ＶＣの出力信号がハイレベルのときには、その入
力信号に無関係に出力端子をハイインピーダンス状態に
する。

この実施例においては、カセットがシステム側に装着さ
れない状態にでは、システム側の電圧検出回路ＶＣの入
力端子は、プルアップ抵抗Ｒ１により電源電圧Ｖｃｃの
ようなハイレベルにされている。これによって、インバ
ータ回路Ｎ２の出力信号はハイレベルにされる。したが
って、３状態出力回路ＴＳＢは、上記インバータ回路Ｎ
２の出力信号のハイレベルによって、非動作状態となり
出力端子をハイインピーダンス状態にする。

上記のようにシステム側に電源が投入された状態でカセ
ットが装着された場合、その動作電圧を供給する接続ピ
ンの接触によりカセット側に電源電圧Ｖｃｃと回路の接
地電位ＧＮＤからなる動作電圧の供給が開始される。こ
のような動作電圧の供給に応じて、システム側には回路
の接地電位が伝えられる。この接地電位の供給によって
システム側の電圧検出回路ＶＣは、一定の遅延時間経過
後にその出力をハイレベルからロウレベルにする。

この電圧検出回路ＶＣの出力信号のロウレベルに応じて
３状態出力回路ＴＳＢが動作状態になって上記制御信号
ＯＲ，ＷＥ及びＣＥをカセット側に送出する。このよう
な過渡状態において、カセット側において上記電源供給
端子の接触によって動作電圧ＶｃｃとＧＮＤが供給され
たにも係わらず、上記制御信号が供給される接続ピンが
非接触状態であったとしても、プルアップ抵抗Ｒ２ない
しＲ４によりハイレベルに固定される。また、逆に、カ
セット側に動作電圧が供給されない状態で、上記制御ビ
ンが接触状態にされたとしても、システム側の出力回路
ＴＳＢの出力端子がハイインピーダンス状態にされるも
のであるため、上記プルアップ抵抗Ｒ２ないしＲ４によ
り上記同様にハイレベルに固定される。このような制御
ピンのハイレベルの固定により、カセット側の装着時に
おいて、ＥＥＰＲＯＭが誤ってプログラムモードにされ
ることがない。

この実施例の半導体記憶装置におていは、上記カセット
側が確実にシステム側に接続され、しかも電圧比較回路
ＶＣに設けられる遅延時間後に３状態出力回路ＴＳＢが
動作状態になって制御信号の供給を開始する。これによ
り、脱着可能にされる情報記憶部（カセット）に対する
確実な動作制御が可能となる。

この実施例では、カセット側においては、単にプルアッ
プ抵抗と、その装着状態をシステム側に伝える接続ビン
を新たに設けるだけであるので、小型で高実装密度（大
記憶容量）化を図ったカセット式の情報記憶部を持つ半
導体記憶装置を得ることができる。

上記の実施例から得られる作用効果は、下記の通りであ
る。

（１）電気的な書き込みが可能にされるプログラマブル
ＲＯＭが実装され、脱着可能とされる実装基板側に対し
て、所定の電圧信号を出力する接続端子と制御信号が供
給される接続端子にインアクティブな電圧を供給する抵
抗手段とを設け、上記実装基板が装着されるシステム側
に対して、上記接続端子から供給される電圧信号を検出
する電圧検出回路とこの電圧検出回路の出力信号に基づ
いてその動作が制御され、上記制御信号を送出する３状
態出力回路とを設ける。これにより、脱着可能にされた
実装基板側に電源供給が開始されたことをシステム側が
検出して、制御信号の供給を開始するものであり、実装
基板側は電源供給が開始されてから制御信号の供給が開
始されるまでの間、上記抵抗手段によって制御信号をイ
ンアクティブのレベルに固定できるから書き込み誤動作
によるデータ破壊を確実に防止できるという効果が得ら
れる。

（２）脱着可能にされる情報記憶部（カセット）におい
ては、制御ピンに対してプルアンプ抵抗を設け、その装
着をシステム側に伝える接続ビンを追加するという極め
て簡単な構成を付加するだけでよく、その高実装密度が
可能になるから小型大記憶容量化が可能になるという効
果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、第１図において
、その装着時にカセット側からシステム側に伝えられる
所定の電圧は、回路の接地電位の他、電源電圧Ｖｃｃで
あってもよい。この場合には、システム側に設けられる
電圧検出回路の入力端子にはプルダウン抵抗が設けられ
るものである。また、制御ピンから供給される制御信号
がハイレベルをアクティブレベルである場合には、イン
アクティブレベルがロウレベルとなることからプルダウ
ン抵抗が設けられるものである。電気的に書き込みが可
能にされる半導体記憶装置はＥＥＰＲＯＭの他、ＥＰＲ
ＯＭ　（イレーザブル＆プログラマブルＲＯＭ）であっ
てもよい。

また、脱着可能にされる実装基板は、前記のようなカセ
ットケースに収納されるものの他、単にプラグイン方式
のプリント基板に実装されるもの等種々の実施形態を採
ることができる。

この発明は、電気的に書き込みが可能のプログラマブル
ＲＯＭが脱着可能な実装基板に構成されてなる半導体記
憶装置に広く利用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、電気的な書き込みが可能にされるプログラ
マブルＲＯＭが実装され、脱着可能とされる実装基板側
に対して、所定の電圧信号を出力する接続端子と制御信
号が供給される接続端子にインアクティブな電圧を供給
する抵抗手段とを設け、上記実装基板が装着されるシス
テム側に対して、上記接続端子から供給される電圧信号
を検出する電圧検出回路とこの電圧検出回路の出力信号
に基づいてその動作が制御され、上記制御信号を送出す
る３状態出力回路とを設ける。

これにより、脱着可能にされた実装基板側に電源供給が
開始されたことをシステム側が検出して、制御信号の供
給を開始するものであり、実装基板側は電源供給が開始
されてから制御信号の供給が開始されるまでの間、上記
抵抗手段によって制御信号をインアクティブのレベルに
固定できるから書き込み誤動作によるデータ破壊を確実
に防止できる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すブロック図である
。 ＴＳＢ・・３状態出力回路、ＶＣ・・電圧比較回路、Ｎ
ｌ、Ｎ２・・インバータ回路、ＤＣＲ・・デコーダ回路
、ＥＥＰＲＯＭＯ，ＥＥＰＲＯＭ１・・プログラマブル
ＲＯＭ

Claims (1)

1. 【特許請求の範囲】 １、脱着可能な実装基板に実装され、所定の電圧信号を
   出力する接続端子と、制御信号が供給される接続端子に
   インアクティブな電圧を供給する抵抗手段と、電気的な
   書き込みが可能にされたプログラマブルＲＯＭとを含む
   情報記憶部と、上記情報記憶部の実装基板が装着され、
   上記接続端子から供給される電圧信号を検出する電圧検
   出回路と、この電圧検出回路の出力信号に基づいてその
   動作が制御され、上記情報記憶部に構成されたプログラ
   マブルＲＯＭに制御信号を送出する３状態出力回路とを
   含むシステム制御部とを備えてなることを特徴とする半
   導体記憶装置。 ２、上気接続端子から出力される電圧信号は、プログラ
   ブルＲＯＭの動作に必要な一方の動作電圧であり、上記
   電圧検出回路は、その入力端子と他方の動作電圧端子と
   の間に抵抗素子が設けられたインバータ回路と、このイ
   ンバータ回路の出力信号を遅延させる遅延回路からなる
   ものであることを特徴とする特許請求の範囲第１項記載
   の半導体記憶装置。 ３、上記脱着可能な実装基板は、カセットケースに収納
   されてなるものであることを特徴とする特許請求の範囲
   第１又は第２項記載の半導体記憶装置。