JPS63250157A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS63250157A JPS63250157A JP62085150A JP8515087A JPS63250157A JP S63250157 A JPS63250157 A JP S63250157A JP 62085150 A JP62085150 A JP 62085150A JP 8515087 A JP8515087 A JP 8515087A JP S63250157 A JPS63250157 A JP S63250157A
- Authority
- JP
- Japan
- Prior art keywords
- bump electrode
- film
- size
- pattern
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に於けるバンプ電極周辺の（１が
造に関する。
造に関する。
本発明は、半導体装この製造過程でのＳ ｉ Ｏ＊酸化
膜、Ｐ ｏ １ ｙ Ｓ ｉ膜、ＳｉＮ系膜、ＡＬ、膜
等の形成及び前ａＬ！Ｕのバターニング工程に於て、後
に形成するバンプ電極の周辺に、バンプ電（画才法判定
用のパターンを前記痕で形成することにより、パップ電
極形成後の寸法を容易に且つ正確に判定できると七とし
たものである。
膜、Ｐ ｏ １ ｙ Ｓ ｉ膜、ＳｉＮ系膜、ＡＬ、膜
等の形成及び前ａＬ！Ｕのバターニング工程に於て、後
に形成するバンプ電極の周辺に、バンプ電（画才法判定
用のパターンを前記痕で形成することにより、パップ電
極形成後の寸法を容易に且つ正確に判定できると七とし
たものである。
従来のパップ電極形成後のバンプ寸法の判定は例えば、
顕微鏡の接眼レンズに目盛を設けたものでａｌｌ長する
方法や、レーザー光を用いた測長装置による方法がとら
れている。
顕微鏡の接眼レンズに目盛を設けたものでａｌｌ長する
方法や、レーザー光を用いた測長装置による方法がとら
れている。
しかし、前述の従来技術では、例えば前者の場合、バン
プが突起物であることに起因する焦点合わせによる誤−
差、及び、日盛ｌコみに於ける測定者間の誤差の問題、
又、後者の場合はａ１定装置が非常に高価である等の問
題点があった。
プが突起物であることに起因する焦点合わせによる誤−
差、及び、日盛ｌコみに於ける測定者間の誤差の問題、
又、後者の場合はａ１定装置が非常に高価である等の問
題点があった。
本発明はこの様な問題点を解決するもので、その目的と
することは、バンプ電極の周辺に、寸法判定用のパター
ン、ずなわち目盛等を設けることにより、バンプ電極寸
法を外観」二、容易且つ正確にチェックできることを提
供することにある。
することは、バンプ電極の周辺に、寸法判定用のパター
ン、ずなわち目盛等を設けることにより、バンプ電極寸
法を外観」二、容易且つ正確にチェックできることを提
供することにある。
ｃ問題点を解決するだめの手段〕
本発明は、バンブ電極の周辺にバンブ電極の大きさを判
定する為のＳ ｔ Ｏ！酸化膜、ＰｏｌｙＳｉ ［、Ｓ
ｉＮ系膜、Ａ Ｌ Ｇ等で形成されたパターンを配置
する構造を特徴とする。
定する為のＳ ｔ Ｏ！酸化膜、ＰｏｌｙＳｉ ［、Ｓ
ｉＮ系膜、Ａ Ｌ Ｇ等で形成されたパターンを配置
する構造を特徴とする。
本発明の作用を述べれば、バンブ電極周辺にバンプ寸法
判定用パターンを設けることにより、バンブ電極寸法を
外観上容易且つ正確に直あ゛６判定することができる。
判定用パターンを設けることにより、バンブ電極寸法を
外観上容易且つ正確に直あ゛６判定することができる。
以下、本発明について、実施例に基づき詳細に説明する
。第１図はＡｕバンプ電極周辺にＰｏｌｙＳｉｌ１２で
、バターニングしたもので、バンブ電極寸法を実寸法で
直接読み取れるようにした実施例である。
。第１図はＡｕバンプ電極周辺にＰｏｌｙＳｉｌ１２で
、バターニングしたもので、バンブ電極寸法を実寸法で
直接読み取れるようにした実施例である。
第２図は、Ａｕバンプ電極周辺にＳ ｉ Ｏｊ又はＳｉ
Ｎ系膜をパターン形成したものであり、バンブ電極寸法
に関して、特定の規格に入っているかどうかを簡便に判
定できる様にしたもの、すなわちバンブ電極端がパター
ン４ａ上にあればバンプ寸法が規格内であることを意味
するといった内容のパターン実施例である。
Ｎ系膜をパターン形成したものであり、バンブ電極寸法
に関して、特定の規格に入っているかどうかを簡便に判
定できる様にしたもの、すなわちバンブ電極端がパター
ン４ａ上にあればバンプ寸法が規格内であることを意味
するといった内容のパターン実施例である。
第３図、第４図、第５図は、半【ロバンプ電極周辺にΔ
Ｌ膜のパターンを形成した例であり、各々半ＩＩＩバ／
プ電極形成順に示した図である。パターン３ａは第３図
の金叫形成時、パターン３ｂは第４図の半田形成時、パ
ターン３Ｃは第５図の半Ｉｎリフロ一時の各々の寸法を
判定できる様に配置した実施例である。
Ｌ膜のパターンを形成した例であり、各々半ＩＩＩバ／
プ電極形成順に示した図である。パターン３ａは第３図
の金叫形成時、パターン３ｂは第４図の半田形成時、パ
ターン３Ｃは第５図の半Ｉｎリフロ一時の各々の寸法を
判定できる様に配置した実施例である。
ここで形成されるバター７は、半導体装置を製造する過
程に於て同時にバターニングされるものであり、高度′
なフォトリソグラフィー技術により形成される為、寸法
精度が極めて高く、又、本パターンを形成することによ
る半導体装置上の品質及び製造上のコスト等は何ら変わ
らない。
程に於て同時にバターニングされるものであり、高度′
なフォトリソグラフィー技術により形成される為、寸法
精度が極めて高く、又、本パターンを形成することによ
る半導体装置上の品質及び製造上のコスト等は何ら変わ
らない。
第６図には従来のＡｕバンプｔｉｌｔ造を示す。
上述の如く、本発明の構造によれば、バンブ電極の実寸
法を、外観上、容易に且つ正確に判定できる為、バンプ
電極寸法検査工程の飛躍的な合理化と、寸法判定精度の
大幅な向上をもたらずものである。
法を、外観上、容易に且つ正確に判定できる為、バンプ
電極寸法検査工程の飛躍的な合理化と、寸法判定精度の
大幅な向上をもたらずものである。
ｍ１図（ａ）、（ｂ）及び第２図（ａ）、（ｂ）はそれ
ぞれ本発明の半導体ＨａのＡｕバンプ［種周辺を示す平
面図（ａ）と、（ａ）図中Ｘ−Ｘ′部分の断面図（ｂ）
。 第３図（ａ）、（ｂ） 、ｍ４図（ａ）、（ｂ）及び第
５図（ａ）、（ｂ）は本発明の半導体ＳＸｉ置ノ半田バ
／プ電極周辺について、主要工程順に示す平面図（ａ）
と、（ａ）図中ｘ−ｘ’部分の断面図（ｂ）。 第６図（ａ）、（ｂ）は、従来のバンブ電極周辺を示す
平面図（ａ）と（ａ）図中ｘ−ｘ’部分の断面図（ｂ）
。 １・・・・・・Ａｕバンプ ２・・・・・・バンプ下金属膜 ３・・・・・・ＡＬパッド ４・・・・・・Ｓ ｉＯを膜又はＳｉＮ系膜６・・・・
・・パッシベーション膜 ７・・・・・・Ｃｕ １Ｎ １等の金属８・・・・・・
レジスト ９・・・・・・ハンダ １０・・・・・・リフロー後のハンダ ３ａ、３ｂ、３ｃ・・・・・・ＡＬ膜により形成したパ
ターン ４ａ・・・・・・Ｓ ｉＯ＊膜又はＳｉＮ系膜を部分的
に除去することにより形成したパターン ５ａ・・・・・・Ｐ ｏ Ｉ ｙ Ｓ ｉ膜により形成
したパターン 以 上
ぞれ本発明の半導体ＨａのＡｕバンプ［種周辺を示す平
面図（ａ）と、（ａ）図中Ｘ−Ｘ′部分の断面図（ｂ）
。 第３図（ａ）、（ｂ） 、ｍ４図（ａ）、（ｂ）及び第
５図（ａ）、（ｂ）は本発明の半導体ＳＸｉ置ノ半田バ
／プ電極周辺について、主要工程順に示す平面図（ａ）
と、（ａ）図中ｘ−ｘ’部分の断面図（ｂ）。 第６図（ａ）、（ｂ）は、従来のバンブ電極周辺を示す
平面図（ａ）と（ａ）図中ｘ−ｘ’部分の断面図（ｂ）
。 １・・・・・・Ａｕバンプ ２・・・・・・バンプ下金属膜 ３・・・・・・ＡＬパッド ４・・・・・・Ｓ ｉＯを膜又はＳｉＮ系膜６・・・・
・・パッシベーション膜 ７・・・・・・Ｃｕ １Ｎ １等の金属８・・・・・・
レジスト ９・・・・・・ハンダ １０・・・・・・リフロー後のハンダ ３ａ、３ｂ、３ｃ・・・・・・ＡＬ膜により形成したパ
ターン ４ａ・・・・・・Ｓ ｉＯ＊膜又はＳｉＮ系膜を部分的
に除去することにより形成したパターン ５ａ・・・・・・Ｐ ｏ Ｉ ｙ Ｓ ｉ膜により形成
したパターン 以 上
Claims (1)
- バンプ電極の周辺に、バンプ電極の大きさを判定する為
のＳｉＯ＿２酸化膜、ＰｏｌｙＳｉ膜、ＳｉＮ系膜、Ａ
Ｌ膜等で形成されたパターンを配置する構造を特徴とす
る、バンプ電極寸法判定用パターン付半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62085150A JPH0828364B2 (ja) | 1987-04-07 | 1987-04-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62085150A JPH0828364B2 (ja) | 1987-04-07 | 1987-04-07 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63250157A true JPS63250157A (ja) | 1988-10-18 |
| JPH0828364B2 JPH0828364B2 (ja) | 1996-03-21 |
Family
ID=13850638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62085150A Expired - Lifetime JPH0828364B2 (ja) | 1987-04-07 | 1987-04-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0828364B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0321848U (ja) * | 1989-07-11 | 1991-03-05 |
-
1987
- 1987-04-07 JP JP62085150A patent/JPH0828364B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0321848U (ja) * | 1989-07-11 | 1991-03-05 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0828364B2 (ja) | 1996-03-21 |
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