JPS63250865A - 圧力検出素子及びその製造方法 - Google Patents
圧力検出素子及びその製造方法Info
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- JPS63250865A JPS63250865A JP8646787A JP8646787A JPS63250865A JP S63250865 A JPS63250865 A JP S63250865A JP 8646787 A JP8646787 A JP 8646787A JP 8646787 A JP8646787 A JP 8646787A JP S63250865 A JPS63250865 A JP S63250865A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、半導体マイクロ素子を用いた高感度、高精度
の圧力検出素子とその製造方法に関する。
の圧力検出素子とその製造方法に関する。
従来、圧力によって生じる機械的応力をピエゾ抵抗効果
により検出して、圧力を測定する半導体圧力検出素子が
知られている。その半導体圧力検出素子は、単結晶シリ
コン基板の一部の肉厚を薄くしてダイヤプラムを形成し
、そのダイヤフラムに形成されたエピタキシャル層内に
感圧素子を拡散等で形成したものである。そして、圧力
は、ダイヤフラムに加わる圧力により生じるダイヤフラ
ムの歪みを感圧素子のピエゾ抵抗効果によって生じる抵
抗値の変化として検出される。
により検出して、圧力を測定する半導体圧力検出素子が
知られている。その半導体圧力検出素子は、単結晶シリ
コン基板の一部の肉厚を薄くしてダイヤプラムを形成し
、そのダイヤフラムに形成されたエピタキシャル層内に
感圧素子を拡散等で形成したものである。そして、圧力
は、ダイヤフラムに加わる圧力により生じるダイヤフラ
ムの歪みを感圧素子のピエゾ抵抗効果によって生じる抵
抗値の変化として検出される。
上記の感圧素子は単結晶シリコン基板内にＰＮ接合で絶
縁されて形成されているため、圧力検出素子が高温環境
で使用されると、ＰＮ接合でのリーク電流が増加し、圧
力を正確に安定して検出できないという問題がある。 また、ダイヤフラムの形成は単結晶シリコン基板を感圧
素子の形成される側と反対側からエツチングすることに
より行われるため、ダイヤフラムの膜厚の均一な制御が
困難であり、素子の検出特性が不均一となる。 また、エツチングを単結晶シリコン基板の裏面から行っ
ており、ダイヤフラムを極薄く形成することが困難であ
るため、感圧素子を小型に構成することが困難である。 更に、絶縁層上に感圧素子を形成して、感圧素子を電気
的に絶縁するには、感圧素子に多結晶半導体が用いられ
ているが、多結晶半導体で感圧素子を構成すると、素子
特性の均一性と感度の点で問題がある。また、絶縁膜上
の多結晶シリコンを再結晶化して単結晶の感圧層を形成
することも行われているが、依然として素子特性の均一
性に問題があり、再結晶化するための特別の装置を必要
とするという問題もある。 本発明は上記の問題点を解決するためになされたもので
あり、その目的とするところは、小型で、高温でも安定
して圧力測定の可能な且つ素子特性が均一な高感度の圧
力検出素子とその製造方法を提供することである。
縁されて形成されているため、圧力検出素子が高温環境
で使用されると、ＰＮ接合でのリーク電流が増加し、圧
力を正確に安定して検出できないという問題がある。 また、ダイヤフラムの形成は単結晶シリコン基板を感圧
素子の形成される側と反対側からエツチングすることに
より行われるため、ダイヤフラムの膜厚の均一な制御が
困難であり、素子の検出特性が不均一となる。 また、エツチングを単結晶シリコン基板の裏面から行っ
ており、ダイヤフラムを極薄く形成することが困難であ
るため、感圧素子を小型に構成することが困難である。 更に、絶縁層上に感圧素子を形成して、感圧素子を電気
的に絶縁するには、感圧素子に多結晶半導体が用いられ
ているが、多結晶半導体で感圧素子を構成すると、素子
特性の均一性と感度の点で問題がある。また、絶縁膜上
の多結晶シリコンを再結晶化して単結晶の感圧層を形成
することも行われているが、依然として素子特性の均一
性に問題があり、再結晶化するための特別の装置を必要
とするという問題もある。 本発明は上記の問題点を解決するためになされたもので
あり、その目的とするところは、小型で、高温でも安定
して圧力測定の可能な且つ素子特性が均一な高感度の圧
力検出素子とその製造方法を提供することである。
本発明は上記問題点を解決するため、以下の手段を採用
する。即ち、本発明は、基板と、基板の主面に接合され
た耐エッチ性の良い第１絶縁層と、前記第１絶縁層のダ
イヤフラム部上に形成された単結晶半導体から成る感圧
層と、前記感圧層を覆うように形成された第２絶縁層と
、前記ダイヤフラム部周辺に前記基板に垂直な方向に、
前記第２絶縁層、前記第１絶縁層を貫通して形成された
エッチ孔と、そのエッチ孔を介して、前記第１絶縁層の
ダイヤフラム部下の前記基板をエツチングして形成され
た空洞と、前記エッチ孔を封止する封止材とから成る圧
力検出素子である。また、その製造方法発明は、素子基
板の主面の一定領域にエッチ速度の速い中間層を形成し
、単結晶半導体基板の主面から不純物をドープして感圧
層を形成し、感圧層の形成された単結晶半導体基板の主
面に第１絶縁層を形成し、第１絶縁層の形成された単結
晶半導体基板の主面と前記素子基板の主面とを接合し、
素子基板に接合された単結晶半導体基板のうち、前記感
圧層を残して残部の半導体を除去し、前記感圧層を覆う
ように第２絶縁層を形成し、前記中間層の周辺部に前記
素子基板に垂直な方向に、前記第２絶縁層及び前記第１
絶縁層を貫通し前記中間層に至るエッチ孔を形成し、そ
のエッチ孔を介して、前記中間層及び中間層下の前記素
子基板の一部をエツチングして空洞を形成し、前記エッ
チ孔を封止することをことを特徴とする。
する。即ち、本発明は、基板と、基板の主面に接合され
た耐エッチ性の良い第１絶縁層と、前記第１絶縁層のダ
イヤフラム部上に形成された単結晶半導体から成る感圧
層と、前記感圧層を覆うように形成された第２絶縁層と
、前記ダイヤフラム部周辺に前記基板に垂直な方向に、
前記第２絶縁層、前記第１絶縁層を貫通して形成された
エッチ孔と、そのエッチ孔を介して、前記第１絶縁層の
ダイヤフラム部下の前記基板をエツチングして形成され
た空洞と、前記エッチ孔を封止する封止材とから成る圧
力検出素子である。また、その製造方法発明は、素子基
板の主面の一定領域にエッチ速度の速い中間層を形成し
、単結晶半導体基板の主面から不純物をドープして感圧
層を形成し、感圧層の形成された単結晶半導体基板の主
面に第１絶縁層を形成し、第１絶縁層の形成された単結
晶半導体基板の主面と前記素子基板の主面とを接合し、
素子基板に接合された単結晶半導体基板のうち、前記感
圧層を残して残部の半導体を除去し、前記感圧層を覆う
ように第２絶縁層を形成し、前記中間層の周辺部に前記
素子基板に垂直な方向に、前記第２絶縁層及び前記第１
絶縁層を貫通し前記中間層に至るエッチ孔を形成し、そ
のエッチ孔を介して、前記中間層及び中間層下の前記素
子基板の一部をエツチングして空洞を形成し、前記エッ
チ孔を封止することをことを特徴とする。
ダイヤフラムは第１絶縁層で構成され、そのダイヤフラ
ム下に空洞をアンダーカットエツチングにより形成して
、極薄い膜厚制御の容易なダイヤフラムが形成される。 ダイヤフラムは検出圧に応じて変形し、その変形が第１
絶縁層上に形成された単結晶半導体の感圧層により検出
されることにより圧力の検出が行われる。
ム下に空洞をアンダーカットエツチングにより形成して
、極薄い膜厚制御の容易なダイヤフラムが形成される。 ダイヤフラムは検出圧に応じて変形し、その変形が第１
絶縁層上に形成された単結晶半導体の感圧層により検出
されることにより圧力の検出が行われる。
以下、本発明を具体的な実施例に基づいて説明する。
第１図に示すように、例えば（１００）面を主面とし、
Ｎ型導電型、比抵抗３〜６Ωｃｍの素子基板としての第
１の単結晶シリコン基板１上に５ｉ−Ｎ＝膜２がＬＰＣ
ＶＤ法又はプラズマＣＶＤ法により、５００〜２０００
人の厚さに形成される。次に、第２図に示すように、上
方にダイヤフラムが形成される領域３の５ｉＪ４［２を
ホトリソグラフィ・エツチング工程により除去し、シリ
コン基板１の主面を露出させる。次に、第３図に示すよ
うに、領域３及びその周辺の５１−Ｎ４Ｍ２上に、多結
晶シリコン層４を０．５〜２μｍの厚さに形成する。こ
の多結晶シリコンはエッチ速度の速い中間層となる。次
に、第４図に示すように、多結晶シリコン層４及び５Ｌ
Ｎ４膜２−ヒに５ｉ＝Ｎ、膜５を５００〜２０００人厚
さに形成する。こうして形成されたＳｉ、Ｎ４膜２及び
ＳｉＪ＜膜５とで素子基板の主面に形成される絶縁層が
構成される。 次に、第５図に示すように、第１の単結晶シリコン基板
１とは別の、Ｎ型導電型の例えば（１００）面を主面と
し、比抵抗３〜６Ωｃｍの第２の単結晶シリコン基板１
０の主面１０ａに、所定パターンに形成されたＳｉｎ、
膜をマスクとして硼素を高濃度に拡散し、マスクのＳ’
＋０２膜を除去してＰ＋ピエゾ抵抗素子１１を形成する
。このＰ＋ピエゾ抵抗素子１１が感圧層となる。そして
、第６図に示すように、Ｐ＋ピエゾ抵抗素子１１の形成
された第２の単結晶シリコン木板１０の主面１０ａ上に
Ｓｉ、Ｎ４膜１２を厚さ ５００〜２０００人に形成す
る。このＳｉ＋ＩＮ、膜１２が第１絶縁層となる。 次に、第７図に示すように、第１の単結晶シリコン基板
１の最表面層であるＳ＋３Ｎ−Ｗｊ！５上に、Ｓ○Ｇ
（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜６を約１〜３μｍの
厚さに形成する。次に、第８図に示すように、第２の単
結晶シリコン基板１０の最表面層である５ｉＪ４膜１２
がＳＯＧ膜６に接合するように第１の単結晶シリコン基
板１と第２の単結晶シリコン基板１０とを赤外顕微鏡で
位置合わせし重ね合わせる。 そして、３００〜４００℃に加熱し、５〜１０ｋｇ／Ｃ
ｒｌに加圧して、５Ｉ３Ｎ−膜５と５ｉｓＮ４Ｗ１１２
、即ち、第１絶縁層と第２絶縁層とを５ＯＧＩＩ＊６を
介して接合する。更に、接合強度を得るため、ＳＯＧ膜
６の燃焼を９００〜１０００℃で行い、接合素子Ａを得
る。 次に、第９図に示すように、接合素子Ａにおける第２の
単結晶シリコン基板１０を表面からラッピングにより大
部分除去し、最終的に、他の面をワックス等で覆い、エ
チレンジアミン（２６０ｍｌ）、ピロカテコール（４５
ｇ） 、水（１２０ｍｌ）を主成分とするエツチング液
で第２の単結晶シリコン基板１０の基板部分を完全に除
去する。この時Ｎ型シリコンの基板部分が選択的にエツ
チングされ、高濃度にボロンを拡散したＰ＋ピエゾ抵抗
素子１１は殆どエツチングされずに残る。 次に、第１０図に示すように、接合素子Ａの最表面に第
２絶縁層としての５ｉ３１１４膜１３を５００〜２００
０Ａの厚さに形成する。 次に、第１１図に示すように、接合素子Ａの最表面から
５ｉａＮ＜膜１３．５ｉａＬ膜１２、ＳＯＧ膜６．５１
３Ｎ４膜５を貫通し多結晶シリコン層４に至るエッチ孔
１４を、ホトリソグラフィ、ドライエツチングにより形
成する。 次に、第１２図に示すように、８０〜９０℃の水酸化カ
リウム（ＫＯｌｌ）アルカリ溶液中に接合素子Ａを浸し
、エツチングにより空洞１５を形成する。このエツチン
グ工程において、５ｉａＬ膜１３．５ｔ３Ｎ４膜１２、
ＳＯＣ膜６．５ｉｐＮｎ膜５は、殆どエツチングされず
、多結晶シリコン層４と単結晶シリコン基板１がエツチ
ングされる。多結晶シリコン層４はエッチ速度が速いた
め、５ｉＪｎ膜５下のアンダーカットエツチングが良好
に行われる。また、単結晶シリコン基板１に対しては、
上記のエッチンダ液は異方性エツチングとして機能する
ため、単結晶シリコン基板１には所定形状の空洞１５が
形成される。続いて、エツチング液を除去し接合素子Ａ
を洗浄する。 次に、第１３図に示すように、減圧中で、プラズマＣＶ
ＤでＰ−ＳｉＮ膜１６を結合素子Ａの最表面上に形成し
、エツチング孔１４を封止する。このＰ−ＳｉＮ膜１６
が封止材となる。こうして、空洞１５は真空状態で外界
から遮断されるため、空洞１５の内圧はほぼ０気圧とな
り圧力検出の基串圧が得られる。 その後、通常のＩＣウェハ製造工程により配線層等を形
成し、超小型で感圧層が単結晶シリコンよりなる半導体
圧力検出素子が得られる。上記の構成では、５ｉＪ４膜
１２、ＳＯＧ膜６、ＳｉＪ＜膜５でグイツヤラムが構成
されている。 尚、第１の単結晶シリコン基板１の主面は（１００）面
をを用いているが、（１１０）面であってもよく、Ｐ型
厚電型であってもよい。 上記実施例では、空洞１５を形成するのにエツチングさ
れる体位は比較的小さくなっているので、第１の単結晶
シリコン基板１を有効に使用することができる。このた
め、第１の単結晶シリコン基板１内にピエゾ抵抗素子１
１からの信号を処理する回路を形成する場合に、素子全
体を小型化することができる。また、信号処理回路はピ
エゾ抵抗素子１１を５１３Ｎ４膜１２上に形成する工程
でピエゾ抵抗素子１１と同時に形成してもよい。 また、ピエゾ抵抗素子１１のパターン形成は５１３Ｎ４
膜１２とＳＩ３Ｎ４膜５とを接合した後、ホトリソグラ
フィ、エツチング工程により行ってもよい。 また、アンダーカットエツチングを容易に行うためのエ
ッチ速度の速い中間層は、多結晶シリコンの他、非晶質
シリコン等を用いることができる。 また、上記実施例では中間層は、素子基板、即ち、第１
の単結晶シリコン基板１の主面上に形成しているが、主
面直下の基板をイオン打込により非晶質化させたりして
もよい。 また、３ｉＪ４膜１２と５ｉｓＮ４膜５との接合に、Ｓ
ＯＧ膜６を用いているが、ＰＳＧ膜による接合。 Ｓｉの直接接合等の方法で接合してもよい。 また、素子基板である第１の単結晶シリコン基板１の主
面に形成される絶縁膜の５ｉ−Ｎ、膜５はなくてもよく
、Ｓｉ、Ｎ、膜１２を中間ツの形成された第１の単結晶
シリコン基板１の主面に、陽極接合（アノ−ディックボ
ンディング）により接合してもよい。 また、エッチ孔１４の形状は特に限定されるものではな
く、円形状、角状、溝状であってもよい。 また、絶縁層は５ｉＪ４膜の他５ｉＯ７膜で形成しても
良い。
Ｎ型導電型、比抵抗３〜６Ωｃｍの素子基板としての第
１の単結晶シリコン基板１上に５ｉ−Ｎ＝膜２がＬＰＣ
ＶＤ法又はプラズマＣＶＤ法により、５００〜２０００
人の厚さに形成される。次に、第２図に示すように、上
方にダイヤフラムが形成される領域３の５ｉＪ４［２を
ホトリソグラフィ・エツチング工程により除去し、シリ
コン基板１の主面を露出させる。次に、第３図に示すよ
うに、領域３及びその周辺の５１−Ｎ４Ｍ２上に、多結
晶シリコン層４を０．５〜２μｍの厚さに形成する。こ
の多結晶シリコンはエッチ速度の速い中間層となる。次
に、第４図に示すように、多結晶シリコン層４及び５Ｌ
Ｎ４膜２−ヒに５ｉ＝Ｎ、膜５を５００〜２０００人厚
さに形成する。こうして形成されたＳｉ、Ｎ４膜２及び
ＳｉＪ＜膜５とで素子基板の主面に形成される絶縁層が
構成される。 次に、第５図に示すように、第１の単結晶シリコン基板
１とは別の、Ｎ型導電型の例えば（１００）面を主面と
し、比抵抗３〜６Ωｃｍの第２の単結晶シリコン基板１
０の主面１０ａに、所定パターンに形成されたＳｉｎ、
膜をマスクとして硼素を高濃度に拡散し、マスクのＳ’
＋０２膜を除去してＰ＋ピエゾ抵抗素子１１を形成する
。このＰ＋ピエゾ抵抗素子１１が感圧層となる。そして
、第６図に示すように、Ｐ＋ピエゾ抵抗素子１１の形成
された第２の単結晶シリコン木板１０の主面１０ａ上に
Ｓｉ、Ｎ４膜１２を厚さ ５００〜２０００人に形成す
る。このＳｉ＋ＩＮ、膜１２が第１絶縁層となる。 次に、第７図に示すように、第１の単結晶シリコン基板
１の最表面層であるＳ＋３Ｎ−Ｗｊ！５上に、Ｓ○Ｇ
（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜６を約１〜３μｍの
厚さに形成する。次に、第８図に示すように、第２の単
結晶シリコン基板１０の最表面層である５ｉＪ４膜１２
がＳＯＧ膜６に接合するように第１の単結晶シリコン基
板１と第２の単結晶シリコン基板１０とを赤外顕微鏡で
位置合わせし重ね合わせる。 そして、３００〜４００℃に加熱し、５〜１０ｋｇ／Ｃ
ｒｌに加圧して、５Ｉ３Ｎ−膜５と５ｉｓＮ４Ｗ１１２
、即ち、第１絶縁層と第２絶縁層とを５ＯＧＩＩ＊６を
介して接合する。更に、接合強度を得るため、ＳＯＧ膜
６の燃焼を９００〜１０００℃で行い、接合素子Ａを得
る。 次に、第９図に示すように、接合素子Ａにおける第２の
単結晶シリコン基板１０を表面からラッピングにより大
部分除去し、最終的に、他の面をワックス等で覆い、エ
チレンジアミン（２６０ｍｌ）、ピロカテコール（４５
ｇ） 、水（１２０ｍｌ）を主成分とするエツチング液
で第２の単結晶シリコン基板１０の基板部分を完全に除
去する。この時Ｎ型シリコンの基板部分が選択的にエツ
チングされ、高濃度にボロンを拡散したＰ＋ピエゾ抵抗
素子１１は殆どエツチングされずに残る。 次に、第１０図に示すように、接合素子Ａの最表面に第
２絶縁層としての５ｉ３１１４膜１３を５００〜２００
０Ａの厚さに形成する。 次に、第１１図に示すように、接合素子Ａの最表面から
５ｉａＮ＜膜１３．５ｉａＬ膜１２、ＳＯＧ膜６．５１
３Ｎ４膜５を貫通し多結晶シリコン層４に至るエッチ孔
１４を、ホトリソグラフィ、ドライエツチングにより形
成する。 次に、第１２図に示すように、８０〜９０℃の水酸化カ
リウム（ＫＯｌｌ）アルカリ溶液中に接合素子Ａを浸し
、エツチングにより空洞１５を形成する。このエツチン
グ工程において、５ｉａＬ膜１３．５ｔ３Ｎ４膜１２、
ＳＯＣ膜６．５ｉｐＮｎ膜５は、殆どエツチングされず
、多結晶シリコン層４と単結晶シリコン基板１がエツチ
ングされる。多結晶シリコン層４はエッチ速度が速いた
め、５ｉＪｎ膜５下のアンダーカットエツチングが良好
に行われる。また、単結晶シリコン基板１に対しては、
上記のエッチンダ液は異方性エツチングとして機能する
ため、単結晶シリコン基板１には所定形状の空洞１５が
形成される。続いて、エツチング液を除去し接合素子Ａ
を洗浄する。 次に、第１３図に示すように、減圧中で、プラズマＣＶ
ＤでＰ−ＳｉＮ膜１６を結合素子Ａの最表面上に形成し
、エツチング孔１４を封止する。このＰ−ＳｉＮ膜１６
が封止材となる。こうして、空洞１５は真空状態で外界
から遮断されるため、空洞１５の内圧はほぼ０気圧とな
り圧力検出の基串圧が得られる。 その後、通常のＩＣウェハ製造工程により配線層等を形
成し、超小型で感圧層が単結晶シリコンよりなる半導体
圧力検出素子が得られる。上記の構成では、５ｉＪ４膜
１２、ＳＯＧ膜６、ＳｉＪ＜膜５でグイツヤラムが構成
されている。 尚、第１の単結晶シリコン基板１の主面は（１００）面
をを用いているが、（１１０）面であってもよく、Ｐ型
厚電型であってもよい。 上記実施例では、空洞１５を形成するのにエツチングさ
れる体位は比較的小さくなっているので、第１の単結晶
シリコン基板１を有効に使用することができる。このた
め、第１の単結晶シリコン基板１内にピエゾ抵抗素子１
１からの信号を処理する回路を形成する場合に、素子全
体を小型化することができる。また、信号処理回路はピ
エゾ抵抗素子１１を５１３Ｎ４膜１２上に形成する工程
でピエゾ抵抗素子１１と同時に形成してもよい。 また、ピエゾ抵抗素子１１のパターン形成は５１３Ｎ４
膜１２とＳＩ３Ｎ４膜５とを接合した後、ホトリソグラ
フィ、エツチング工程により行ってもよい。 また、アンダーカットエツチングを容易に行うためのエ
ッチ速度の速い中間層は、多結晶シリコンの他、非晶質
シリコン等を用いることができる。 また、上記実施例では中間層は、素子基板、即ち、第１
の単結晶シリコン基板１の主面上に形成しているが、主
面直下の基板をイオン打込により非晶質化させたりして
もよい。 また、３ｉＪ４膜１２と５ｉｓＮ４膜５との接合に、Ｓ
ＯＧ膜６を用いているが、ＰＳＧ膜による接合。 Ｓｉの直接接合等の方法で接合してもよい。 また、素子基板である第１の単結晶シリコン基板１の主
面に形成される絶縁膜の５ｉ−Ｎ、膜５はなくてもよく
、Ｓｉ、Ｎ、膜１２を中間ツの形成された第１の単結晶
シリコン基板１の主面に、陽極接合（アノ−ディックボ
ンディング）により接合してもよい。 また、エッチ孔１４の形状は特に限定されるものではな
く、円形状、角状、溝状であってもよい。 また、絶縁層は５ｉＪ４膜の他５ｉＯ７膜で形成しても
良い。
感圧層は単結晶半導体で構成されているため圧力検出感
度が向上し、圧力検出特性が安定し、素子間での検出特
性が均一化される。また、感圧層はｖＪｌ絶縁層と第２
絶縁層で囲まれているので、高温で使用されてもリーク
電流がなく検出特性が安定する。また、ダイヤプラムは
第１絶縁層で構成され、そのダイヤフラム下の空洞は基
板をアンダーカットエツチングすることにより形成され
ているので、ダイヤフラムの厚さ制御が容易となり、素
子間での検出特性が均一化される。また、ダイヤフラム
の厚さと基板の厚さを薄く構成できるので、検出素子を
小型化できる。さらに、感圧層は単結晶半導体基板に不
純物ドープにより形成されているので、レーザ再結晶化
装置の様な装置を必要としないので素子の製造が安価に
できる。
度が向上し、圧力検出特性が安定し、素子間での検出特
性が均一化される。また、感圧層はｖＪｌ絶縁層と第２
絶縁層で囲まれているので、高温で使用されてもリーク
電流がなく検出特性が安定する。また、ダイヤプラムは
第１絶縁層で構成され、そのダイヤフラム下の空洞は基
板をアンダーカットエツチングすることにより形成され
ているので、ダイヤフラムの厚さ制御が容易となり、素
子間での検出特性が均一化される。また、ダイヤフラム
の厚さと基板の厚さを薄く構成できるので、検出素子を
小型化できる。さらに、感圧層は単結晶半導体基板に不
純物ドープにより形成されているので、レーザ再結晶化
装置の様な装置を必要としないので素子の製造が安価に
できる。
第１図乃至第１３図は、本発明の実施例に係る半導体圧
力検出素子の製造工程を示した断面図である。 １・・・第１の単結晶シリコン基板 ２・・・５ｉＪ４
膜４ ・多結晶シリコン層 ５・ Ｓｉ、Ｎ、膜 ６・
・・ＳＯＧ膜 １０・・・・第２の単結晶シリコン基板
１１・・ピエゾ抵抗素子 １２−・−３ｉＪＪＩ
１３・・Ｓ＋ｔＮ、膜 １４“・エッチ孔 １５°・′
・空洞 １６パ・Ｓｉ。 Ｎ４膜 特許出願人 日本電装株式会社 第１図 第４図 第１２図 ７ 第１３図
力検出素子の製造工程を示した断面図である。 １・・・第１の単結晶シリコン基板 ２・・・５ｉＪ４
膜４ ・多結晶シリコン層 ５・ Ｓｉ、Ｎ、膜 ６・
・・ＳＯＧ膜 １０・・・・第２の単結晶シリコン基板
１１・・ピエゾ抵抗素子 １２−・−３ｉＪＪＩ
１３・・Ｓ＋ｔＮ、膜 １４“・エッチ孔 １５°・′
・空洞 １６パ・Ｓｉ。 Ｎ４膜 特許出願人 日本電装株式会社 第１図 第４図 第１２図 ７ 第１３図
Claims (4)
- （１）基板と、 基板の主面に接合された耐エッチ性の良い第１絶縁層と
、 前記第１絶縁層のダイヤフラム部上に形成された単結晶
半導体から成る感圧層と、 前記感圧層を覆うように形成された第２絶縁層と、 前記ダイヤフラム部周辺に前記基板に垂直な方向に、前
記第２絶縁層、前記第１絶縁層を貫通して形成されたエ
ッチ孔と、 そのエッチ孔を介して、前記第１絶縁層のダイヤフラム
部下の前記基板をエッチングして形成された空洞と、 前記エッチ孔を封止する封止材と から成る圧力検出素子。 - （２）素子基板の主面の一定領域にエッチ速度の速い中
間層を形成し、 単結晶半導体基板の主面から不純物をドープして感圧層
を形成し、 感圧層の形成された単結晶半導体基板の主面に第１絶縁
層を形成し、 第１絶縁層の形成された単結晶半導体基板の主面と前記
素子基板の主面とを接合し、 素子基板に接合された単結晶半導体基板のうち、前記感
圧層を残して残部の半導体を除去し、前記感圧層を覆う
ように第２絶縁層を形成し、前記中間層の周辺部に前記
素子基板に垂直な方向に、前記第２絶縁層及び前記第１
絶縁層を貫通し前記中間層に至るエッチ孔を形成し、 そのエッチ孔を介して、前記中間層及び中間層下の前記
素子基板の一部をエッチングして空洞を形成し、 前記エッチ孔を封止する ことを特徴とする圧力検出素子の製造方 法。 - （３）前記中間層は多結晶シリコンから成ることを特徴
とする特許請求の範囲第２項記載の圧力検出素子の製造
方法。 - （４）中間層の形成された素子基板の主面に絶縁層を形
成した後、その絶縁層の主面と前記単結晶半導体基板に
形成された第１絶縁層の主面とを接合させることを特徴
とする特許請求の範囲第２項記載の圧力検出素子の製造
方法。
Priority Applications (1)
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|---|---|---|---|
| JP8646787A JP2508070B2 (ja) | 1987-04-08 | 1987-04-08 | 圧力検出素子及びその製造方法 |
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|---|---|---|---|
| JP8646787A JP2508070B2 (ja) | 1987-04-08 | 1987-04-08 | 圧力検出素子及びその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPS63250865A true JPS63250865A (ja) | 1988-10-18 |
| JP2508070B2 JP2508070B2 (ja) | 1996-06-19 |
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ID=13887762
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|---|---|
| JP2508070B2 (ja) | 1996-06-19 |
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