JPS63252447A - 半導体素子の突起電極形成方法 - Google Patents
半導体素子の突起電極形成方法Info
- Publication number
- JPS63252447A JPS63252447A JP62087310A JP8731087A JPS63252447A JP S63252447 A JPS63252447 A JP S63252447A JP 62087310 A JP62087310 A JP 62087310A JP 8731087 A JP8731087 A JP 8731087A JP S63252447 A JPS63252447 A JP S63252447A
- Authority
- JP
- Japan
- Prior art keywords
- gold
- semiconductor element
- plated
- protruding electrodes
- gold plating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は電気機器等に使用される半導体素子の突起電極
の形成方法に関するものである。
の形成方法に関するものである。
従来の技術 。
従来の半導体素子の突起電極形成方法の第１の方法の各
工程を第４図ａ−ｃに従って具体的に説明する。まず第
４図ａに示すようにリード線となる銅箔１０の先端に厚
みが約６０μｍ〜１００μｍの金よりなる電極９が熱圧
着されたものを用意する。次に第４図すに示すように熱
圧着治具７を用いて半導体素子３の電極取出部となるア
ルミ電極５上に、前述の銅箔１０と一体化した金電極９
を熱圧着し、第４図０に示す半導体素子３のアルミ電極
６上に突起電極が形成された完成品を得る。
工程を第４図ａ−ｃに従って具体的に説明する。まず第
４図ａに示すようにリード線となる銅箔１０の先端に厚
みが約６０μｍ〜１００μｍの金よりなる電極９が熱圧
着されたものを用意する。次に第４図すに示すように熱
圧着治具７を用いて半導体素子３の電極取出部となるア
ルミ電極５上に、前述の銅箔１０と一体化した金電極９
を熱圧着し、第４図０に示す半導体素子３のアルミ電極
６上に突起電極が形成された完成品を得る。
なお、４は半導体素子３の保護層を示している。
次に、第２の方法の各工程を第６図ａ −ｆに従って具
体的に説明する。なお、第４図と同一の構成部品には同
一符号を付している。まず、第６図ａに示すように半導
体素子３のアルミ電極６を含む面全体にスパッタリング
によりクロム層１１を形成する。このクロム層１１の上
から銅をスパッタリングし銅薄膜層１２を形成した状態
を第５図すに示す。次に第６図Ｃに示すようにフォトレ
ジスト１３を全面にスピンナ塗布・硬化した後、所定の
パターニングを行い、さらに第５図ｄに示すように銅の
層を厚くする目的で銅メッキを行い銅メッキ層１４を形
成する。しかる後に、第６図ｅに示すようにフォトレジ
スト１３をエツチング除去し、銅薄膜１２やクロムＮ１
１の不要部分をエツチングする。この銅メッキ層１４の
上に半田ボール１５をリフローにて接合し、第６図ｆに
示す完成品となる。
体的に説明する。なお、第４図と同一の構成部品には同
一符号を付している。まず、第６図ａに示すように半導
体素子３のアルミ電極６を含む面全体にスパッタリング
によりクロム層１１を形成する。このクロム層１１の上
から銅をスパッタリングし銅薄膜層１２を形成した状態
を第５図すに示す。次に第６図Ｃに示すようにフォトレ
ジスト１３を全面にスピンナ塗布・硬化した後、所定の
パターニングを行い、さらに第５図ｄに示すように銅の
層を厚くする目的で銅メッキを行い銅メッキ層１４を形
成する。しかる後に、第６図ｅに示すようにフォトレジ
スト１３をエツチング除去し、銅薄膜１２やクロムＮ１
１の不要部分をエツチングする。この銅メッキ層１４の
上に半田ボール１５をリフローにて接合し、第６図ｆに
示す完成品となる。
発明が解決しようとする問題点
ところが、上記第１の方法についてはリード線となる銅
箔１０が半導体素子７の表面に直接液することなく、電
極９を介して銅箔１０とアルミ電極６とを接合するため
には、金よりなる電極９の厚みが約５０μｍ〜１００μ
ｍ必要であるためコストは非常に高いものとなる。上記
第２の方法については工程が複雑であり、メッキ液やエ
ツチング液等が半導体素子３に触れるために半導体素子
３へのダメージが大きく信頼性が著しく低下する。
箔１０が半導体素子７の表面に直接液することなく、電
極９を介して銅箔１０とアルミ電極６とを接合するため
には、金よりなる電極９の厚みが約５０μｍ〜１００μ
ｍ必要であるためコストは非常に高いものとなる。上記
第２の方法については工程が複雑であり、メッキ液やエ
ツチング液等が半導体素子３に触れるために半導体素子
３へのダメージが大きく信頼性が著しく低下する。
また、製造工程で必要な設備がスピンナ塗布機。
紫外線露光機、スパッタリング装置、メッキ装置等の高
価な設備が多いので製造費用も高くついてしまう欠点が
あった。
価な設備が多いので製造費用も高くついてしまう欠点が
あった。
本発明はこのような従来の問題点を解消するものであり
、簡単な構成で低コスト、かつ高信頼性の半導体素子の
突起電極形成方法を提供するものである。
、簡単な構成で低コスト、かつ高信頼性の半導体素子の
突起電極形成方法を提供するものである。
問題点を解決するための手段
本発明の半導体素子の突起電極形成方法は、少なくとも
第１の面およびその第１の面に対向する第２の面にそれ
ぞれ金メッキされた部材の前記第１の面を、半導体素子
表面の電極取出部に熱圧着により接合することにより突
起電極を形成せんとするものである。
第１の面およびその第１の面に対向する第２の面にそれ
ぞれ金メッキされた部材の前記第１の面を、半導体素子
表面の電極取出部に熱圧着により接合することにより突
起電極を形成せんとするものである。
作用
この本発明の半導体素子の突起電極形成方法によれば、
突起電極として表面が金メッキされた部材を用いるため
に、金メッキの厚みは薄くてよくコストは非常に安くな
る。また、半導体素子のアルミ電極部に、この突起電極
を熱圧着して接合するだけであるため形成工法における
半導体素子へのダメージは少なく、かつ簡単な方法で工
程費用も安く形成できるものである。
突起電極として表面が金メッキされた部材を用いるため
に、金メッキの厚みは薄くてよくコストは非常に安くな
る。また、半導体素子のアルミ電極部に、この突起電極
を熱圧着して接合するだけであるため形成工法における
半導体素子へのダメージは少なく、かつ簡単な方法で工
程費用も安く形成できるものである。
実施例
以下、本発明の一実施例について各工程を第２図ａ ％
Ｃに従って具体的に説明する。なお、第５図と同一構
成部品には同一符号を付している。第２図＆は突起電極
の核になる部材１の断面図を示すもので、この部材１は
金属・セラミック・プラスチックのいづれであってもよ
いが、部材１の第１の表面となる１つの面１１Ｌは少な
くとも平坦であり、かつ半導体素子３のアルミ電極６の
面よりも外形サイズが小さいことを必要とするが、他の
形状については任意でよい。この部材１の全表面に第２
図すに示すように金をメッキし、金メッキ層２を形成す
る。次に第２図Ｃに示すように半導体素子３の上に、ア
ルミ電極６に対応する部分に孔のおいているメタルマス
ク６をのせて、金メッキされた前記部材１の面１ａがア
ルミ電極５と接するよりにアルミ電極５の位置に対応さ
せて配設し、熱圧着治具７を用いて熱圧着を行う。熱圧
着後メタルマスク６を除去して、第１図に示すように半
導体素子３のアルミ電極５上に突起電極を形成した完成
品ができる。この実施例によジ作成された突起電極は部
材１の第１の表面１ａとその表面に対向する第２の表面
１ｂとが金メッキ層２により電気的に接続されているた
め、部材１として電気抵抗の低い金属や熱伝導率の良い
セラミック、または軽量で成形が容易な樹脂等の内より
目的に応じて自由に選択できるものである。
Ｃに従って具体的に説明する。なお、第５図と同一構
成部品には同一符号を付している。第２図＆は突起電極
の核になる部材１の断面図を示すもので、この部材１は
金属・セラミック・プラスチックのいづれであってもよ
いが、部材１の第１の表面となる１つの面１１Ｌは少な
くとも平坦であり、かつ半導体素子３のアルミ電極６の
面よりも外形サイズが小さいことを必要とするが、他の
形状については任意でよい。この部材１の全表面に第２
図すに示すように金をメッキし、金メッキ層２を形成す
る。次に第２図Ｃに示すように半導体素子３の上に、ア
ルミ電極６に対応する部分に孔のおいているメタルマス
ク６をのせて、金メッキされた前記部材１の面１ａがア
ルミ電極５と接するよりにアルミ電極５の位置に対応さ
せて配設し、熱圧着治具７を用いて熱圧着を行う。熱圧
着後メタルマスク６を除去して、第１図に示すように半
導体素子３のアルミ電極５上に突起電極を形成した完成
品ができる。この実施例によジ作成された突起電極は部
材１の第１の表面１ａとその表面に対向する第２の表面
１ｂとが金メッキ層２により電気的に接続されているた
め、部材１として電気抵抗の低い金属や熱伝導率の良い
セラミック、または軽量で成形が容易な樹脂等の内より
目的に応じて自由に選択できるものである。
以下、本発明の第２の実施例について第３図の各工程ａ
−ｄに従って具体的に説明する。この実施例における
第３回器に示す突起電極の核になる部材８は、酸化ルテ
ニウム等の電気的抵抗材料、あるいはチタン酸バリウム
等の比誘電率の大きなコンデンサ材料でできており、そ
の形状は第１の実施例と同一である。この部材８の第１
の表面８＆とその第１の表面８ａに対向する第２の表面
８ｂにのみ第３図すに示すように金メッキ２を行う。し
かる後に前述の第１の実施例の工程Ｃと同様にして、半
導体素子３のアルミ電極５上に金メッキ層２の形成され
た部材１を熱圧着し、熱圧着後メタルマスク６を除去し
て第３図ｄに示すように半導体素子３のアルミ電極６上
に突起電極を形成した完成品ができる。この実施例の場
合、前記部材８が電気抵抗体材料であれば、所定の電気
抵抗を介して信号の受授が行われるものであり、前記部
材８がコンデンサ材料であれば、所定の容量を介して信
号の受授が行なえるものである。
−ｄに従って具体的に説明する。この実施例における
第３回器に示す突起電極の核になる部材８は、酸化ルテ
ニウム等の電気的抵抗材料、あるいはチタン酸バリウム
等の比誘電率の大きなコンデンサ材料でできており、そ
の形状は第１の実施例と同一である。この部材８の第１
の表面８＆とその第１の表面８ａに対向する第２の表面
８ｂにのみ第３図すに示すように金メッキ２を行う。し
かる後に前述の第１の実施例の工程Ｃと同様にして、半
導体素子３のアルミ電極５上に金メッキ層２の形成され
た部材１を熱圧着し、熱圧着後メタルマスク６を除去し
て第３図ｄに示すように半導体素子３のアルミ電極６上
に突起電極を形成した完成品ができる。この実施例の場
合、前記部材８が電気抵抗体材料であれば、所定の電気
抵抗を介して信号の受授が行われるものであり、前記部
材８がコンデンサ材料であれば、所定の容量を介して信
号の受授が行なえるものである。
発明の効果
以上のように、本発明の半導体素子の突起電極形成方法
は、少なくとも対向する２つの表面に金メッキが施され
た部材を半導体素子表面の電極取出部に熱圧着して接合
し、半導体素子の突起電極を形成する方法であり、部材
の表面を金メッキして突起電極とするだめに金メッキの
厚さは薄くてよくコストは大幅に安く、また半導体素子
の受けるダメージは熱圧着時の熱と若干の圧力だけであ
るため信頼性も向上する。さらに部材に種々の材料を選
択できるために、突起電極自体にコンデンサあるいは抵
抗体等の様々な機能をもたすことができる等、実用性の
高い極めて有用なものである。
は、少なくとも対向する２つの表面に金メッキが施され
た部材を半導体素子表面の電極取出部に熱圧着して接合
し、半導体素子の突起電極を形成する方法であり、部材
の表面を金メッキして突起電極とするだめに金メッキの
厚さは薄くてよくコストは大幅に安く、また半導体素子
の受けるダメージは熱圧着時の熱と若干の圧力だけであ
るため信頼性も向上する。さらに部材に種々の材料を選
択できるために、突起電極自体にコンデンサあるいは抵
抗体等の様々な機能をもたすことができる等、実用性の
高い極めて有用なものである。
第１図は本発明により作成された半導体素子の概略をボ
す側断面図、第２図は本発明の一実施例である半導体素
子の突起電極形成方法を行程順にに示す側断面図、第３
図は本発明の第２の実施例である半導体素子の突起電極
形成方法を工程順に示す側断面図、第４図は従来の半導
体素子の突起電極形成方法を工程順に示す側断面図、第
６図は従来の半導体素子の他の突起電極形成方法を工程
順に示す側断面図である。 １・・・・・・部材、２・・・・・・金メッキ層、３・
・・・・・半導体素子、４・・・・・・保護層、６・・
・・・・アルミ電極。
す側断面図、第２図は本発明の一実施例である半導体素
子の突起電極形成方法を行程順にに示す側断面図、第３
図は本発明の第２の実施例である半導体素子の突起電極
形成方法を工程順に示す側断面図、第４図は従来の半導
体素子の突起電極形成方法を工程順に示す側断面図、第
６図は従来の半導体素子の他の突起電極形成方法を工程
順に示す側断面図である。 １・・・・・・部材、２・・・・・・金メッキ層、３・
・・・・・半導体素子、４・・・・・・保護層、６・・
・・・・アルミ電極。
Claims (6)
- （１）少なくとも第１の表面とその第１の表面に対向す
る第２の表面にそれぞれ金メッキ処理された部材を、前
記第１の表面が半導体素子の電極取出部と当接するより
熱圧着して接合することを特徴とする半導体素子の突起
電極形成方法。 - （２）部材が金属であることを特徴とする特許請求の範
囲第１項記載の半導体素子の突起電極形成方法。 - （３）部材がセラミックであり、前記第１の表面と第２
の表面に施された金メッキが前記部材の側面に施された
金メッキにより電気的に接続されていることを特徴とす
る特許請求の範囲第１項記載の半導体素子の突起電極形
成方法。 - （４）部材がプラスチックであり、前記第１の表面と第
２の表面に施された金メッキが前記部材の側面に施され
た金メッキにより電気的に接続された金メッキにより電
気的に接続されていることを特徴とする特許請求の範囲
第１項記載の半導体素子の突起電極形成方法。 - （５）部材が電気的抵抗体材料であることを特徴とする
特許請求の範囲第１項記載の半導体素子の突起電極形成
方法。 - （６）部材が誘電率の大なる材料であり、前記第１の表
面と第２の表面に施された金メッキ層間でコンデンサを
形成することを特徴とする特許請求の範囲第１項記載の
半導体素子の突起電極形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62087310A JP2502581B2 (ja) | 1987-04-09 | 1987-04-09 | 半導体素子の突起電極形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62087310A JP2502581B2 (ja) | 1987-04-09 | 1987-04-09 | 半導体素子の突起電極形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63252447A true JPS63252447A (ja) | 1988-10-19 |
| JP2502581B2 JP2502581B2 (ja) | 1996-05-29 |
Family
ID=13911262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62087310A Expired - Fee Related JP2502581B2 (ja) | 1987-04-09 | 1987-04-09 | 半導体素子の突起電極形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2502581B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0362927A (ja) * | 1989-07-31 | 1991-03-19 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| US5665639A (en) * | 1994-02-23 | 1997-09-09 | Cypress Semiconductor Corp. | Process for manufacturing a semiconductor device bump electrode using a rapid thermal anneal |
| JP2002353264A (ja) * | 2001-05-29 | 2002-12-06 | Toppan Printing Co Ltd | バンプ付き半導体素子及びそれを用いた半導体装置 |
| WO2009136468A1 (ja) * | 2008-05-09 | 2009-11-12 | パナソニック株式会社 | 半導体装置、およびその製造方法 |
| JP2011009742A (ja) * | 2009-06-25 | 2011-01-13 | Internatl Business Mach Corp <Ibm> | 集積回路チップ・パッケージ、構造および方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5265860A (en) * | 1975-11-29 | 1977-05-31 | Fujitsu Ltd | Method of connecting lead wire |
| JPS59143352A (ja) * | 1983-02-05 | 1984-08-16 | Matsushita Electric Ind Co Ltd | バンプ付フイルムキヤリヤとその製造方法 |
-
1987
- 1987-04-09 JP JP62087310A patent/JP2502581B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5265860A (en) * | 1975-11-29 | 1977-05-31 | Fujitsu Ltd | Method of connecting lead wire |
| JPS59143352A (ja) * | 1983-02-05 | 1984-08-16 | Matsushita Electric Ind Co Ltd | バンプ付フイルムキヤリヤとその製造方法 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0362927A (ja) * | 1989-07-31 | 1991-03-19 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| US5665639A (en) * | 1994-02-23 | 1997-09-09 | Cypress Semiconductor Corp. | Process for manufacturing a semiconductor device bump electrode using a rapid thermal anneal |
| JP2002353264A (ja) * | 2001-05-29 | 2002-12-06 | Toppan Printing Co Ltd | バンプ付き半導体素子及びそれを用いた半導体装置 |
| WO2009136468A1 (ja) * | 2008-05-09 | 2009-11-12 | パナソニック株式会社 | 半導体装置、およびその製造方法 |
| US8415794B2 (en) | 2008-05-09 | 2013-04-09 | Panasonic Corporation | Semiconductor device having stable signal transmission at high speed and high frequency |
| JP2011009742A (ja) * | 2009-06-25 | 2011-01-13 | Internatl Business Mach Corp <Ibm> | 集積回路チップ・パッケージ、構造および方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2502581B2 (ja) | 1996-05-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8003438B2 (en) | Circuit module and manufacturing method thereof | |
| US3691628A (en) | Method of fabricating composite integrated circuits | |
| JPH06216532A (ja) | 素子内蔵多層基板 | |
| CN113990858A (zh) | 一种集成无源器件、其制作方法及半导体装置 | |
| JPH0888470A (ja) | 電子部品実装用セラミック多層基板及びその製造方法 | |
| JP2502581B2 (ja) | 半導体素子の突起電極形成方法 | |
| TWI883046B (zh) | 多層配線基板、多層配線基板製造方法以及探針卡 | |
| JPH09162230A (ja) | 電子回路装置及びその製造方法 | |
| TWI575683B (zh) | 晶片封裝結構與其製作方法 | |
| JP2002151801A (ja) | 回路基板構造およびその製造方法 | |
| KR101297662B1 (ko) | 리드프레임의 제조방법 | |
| JPS646554B2 (ja) | ||
| JPH03129745A (ja) | 半導体装置の実装方法 | |
| JP2000323806A (ja) | バンプ付セラミック回路基板及びその製造方法 | |
| JPH05283473A (ja) | フィルムキャリア半導体装置とその製造方法 | |
| JPS6016749B2 (ja) | 集積回路用パツケ−ジ | |
| JP2654655B2 (ja) | 抵抗器の製造方法 | |
| JPS62265732A (ja) | 混成集積回路装置 | |
| JP2661158B2 (ja) | リードパターンの形成方法 | |
| JPH0389539A (ja) | リードフレーム，これを用いた半導体装置およびその製造方法 | |
| JP2600898B2 (ja) | 薄型パッケージ装置 | |
| JPH05315163A (ja) | チョーク・コイル | |
| JPH0466384B2 (ja) | ||
| JPS6041842B2 (ja) | 電子部品の製造方法 | |
| JPH03283376A (ja) | 電気的接続部材の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |