JPH0668918B2 - メモリ・セルの欠陥検出回路 - Google Patents
メモリ・セルの欠陥検出回路Info
- Publication number
- JPH0668918B2 JPH0668918B2 JP62088020A JP8802087A JPH0668918B2 JP H0668918 B2 JPH0668918 B2 JP H0668918B2 JP 62088020 A JP62088020 A JP 62088020A JP 8802087 A JP8802087 A JP 8802087A JP H0668918 B2 JPH0668918 B2 JP H0668918B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- latch
- latch circuit
- port
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリ・セルの欠陥検出回路、特に書込みと読
出しが独立にできる２つのポートを有するメモリ回路
（一般にデュアルポート・メモリと云う）におけるメモ
リ・セルの欠陥検出回路に関する。
出しが独立にできる２つのポートを有するメモリ回路
（一般にデュアルポート・メモリと云う）におけるメモ
リ・セルの欠陥検出回路に関する。
従来、この種のメモリ・セルの欠陥検出回路は、１つの
アドレスの複数のメモリ・セルに対してそれぞれ任意の
値を書込むことを全アドレスに対して行ない、その後１
アドレスことに全アドレスに亘って読み出し、書き込ん
だ値と読み出した値とが一致するかを比較するように構
成されている。
アドレスの複数のメモリ・セルに対してそれぞれ任意の
値を書込むことを全アドレスに対して行ない、その後１
アドレスことに全アドレスに亘って読み出し、書き込ん
だ値と読み出した値とが一致するかを比較するように構
成されている。
しかし、上述した従来のメモリ・セルの欠陥検出回路
は、全アドレスに亘って書き込みを行ない、その後に全
アドレスに亘ってメモリ・セルの内容を読み出すという
シリアルな動作によってテストを行なっているので、長
時間を要し、特に、大きな記憶容量をもっているメモリ
の製品検査において、不良セルのないことを判定するた
めに莫大なテスト時間がかかるので製品コストを上昇さ
せると云う問題点を有している。
は、全アドレスに亘って書き込みを行ない、その後に全
アドレスに亘ってメモリ・セルの内容を読み出すという
シリアルな動作によってテストを行なっているので、長
時間を要し、特に、大きな記憶容量をもっているメモリ
の製品検査において、不良セルのないことを判定するた
めに莫大なテスト時間がかかるので製品コストを上昇さ
せると云う問題点を有している。
本発明の目的は、デュアルポート・メモリにおいて書込
みを行ないつつ、別のアドレスの読出しを行なうことに
よリテスト時間を半減できるメモリ・セルの欠陥検出回
路を提供することにある。
みを行ないつつ、別のアドレスの読出しを行なうことに
よリテスト時間を半減できるメモリ・セルの欠陥検出回
路を提供することにある。
本発明のメモリ・セルの欠陥検出回路は、データの書込
みを行なう第１のポートと、このポートとは独立に読出
しを行なう第２のポートとを有するメモリ・セルをアレ
イ状に配列したメモリ回路の試験回路において、ライト
・アクセスしているアドレス情報を保持する第１のラッ
チ回路と、第１のラッチ回路のアドレス情報を受けてリ
ード・アクセスする第２のラッチ回路と、ライト・アク
セス中に前記第１のラッチ回路にラッチ信号を送出し、
次のライト・アクセス中に前記第２のラッチ回路にラッ
チ信号を送出するタイミング回路とを有して構成され
る。
みを行なう第１のポートと、このポートとは独立に読出
しを行なう第２のポートとを有するメモリ・セルをアレ
イ状に配列したメモリ回路の試験回路において、ライト
・アクセスしているアドレス情報を保持する第１のラッ
チ回路と、第１のラッチ回路のアドレス情報を受けてリ
ード・アクセスする第２のラッチ回路と、ライト・アク
セス中に前記第１のラッチ回路にラッチ信号を送出し、
次のライト・アクセス中に前記第２のラッチ回路にラッ
チ信号を送出するタイミング回路とを有して構成され
る。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例のブロック図で、メモリ回路
１と第１のデコーダ２と第２のデコーダ５と第１のラッ
チ回路３と第２のラッチ回路４とタイミング回路６とに
より構成されている。なおメモリ回路１は第１のデコー
ダ２によって指定されたアドレス上のメモリ・セルにデ
ータを書込むための第１のポート７、および第２のデコ
ーダ５によって指定されたアドレス上のメモリ・セルか
ら第１のポート７とは独立してデータを読出すことので
きる第２のポート８を有している。
１と第１のデコーダ２と第２のデコーダ５と第１のラッ
チ回路３と第２のラッチ回路４とタイミング回路６とに
より構成されている。なおメモリ回路１は第１のデコー
ダ２によって指定されたアドレス上のメモリ・セルにデ
ータを書込むための第１のポート７、および第２のデコ
ーダ５によって指定されたアドレス上のメモリ・セルか
ら第１のポート７とは独立してデータを読出すことので
きる第２のポート８を有している。
第２図は第１のラッチ回路３および第２のラッチ回路４
のそれぞれに対するラッチ信号12および13の発生タイミ
ング図である。
のそれぞれに対するラッチ信号12および13の発生タイミ
ング図である。
次に、本発明のメモリ・セルの欠陥検出回路の動作を述
べると、まず、メモリ回路１に対して書き込みを行な
う。この書込みはライト・アクセスのアドレス情報９が
第１のデコーダ２に与えられてアドレスに対応する複数
のメモリ・セルが選ばれ、データバス14に指定された任
意の値が第１のポート７から与えられることにより行わ
れる。一方、この書き込み期間中に、タイミング回路６
から第２図に示すラッチ信号12が第１のラッチ回路３に
与えられ、その時のアドレス情報が第１のラッチ回路３
にラッチされる。続けて、メモリ回路１に対して書き込
みを行うと、前回と同様に、新しいライト・アクセスの
アドレス情報９が第１のデコーダ２に与えられて、新し
いアドレスに対応するメモリ・セルが選ばれ、データバ
ス14に指定された任意の値が前回と同様に第１のポート
７から与えられることにより行われる。その書き込み期
間中に、タイミング回路６から第２図に示すラッチ信号
13が第２のラッチ回路４に対し与えられ、前の第１のラ
ッチ回路３にラッチされたアドレス情報が第２のラッチ
回路４にラッチされる。このラッチと同時にそのアドレ
ス情報をもとに第２のデコーダ５により前回に書き込ん
だアドレスのメモリ・セルを選び、書き込まれた値を第
２のポートからデータ出力15を介して読み出す。さらに
第１のラッチ回路３ではラッチ信号13によるラッチ後、
第２図に示すラッチ信号12が与えられ、その時のライト
・アクセスのアドレス情報９を新しくラッチする。
べると、まず、メモリ回路１に対して書き込みを行な
う。この書込みはライト・アクセスのアドレス情報９が
第１のデコーダ２に与えられてアドレスに対応する複数
のメモリ・セルが選ばれ、データバス14に指定された任
意の値が第１のポート７から与えられることにより行わ
れる。一方、この書き込み期間中に、タイミング回路６
から第２図に示すラッチ信号12が第１のラッチ回路３に
与えられ、その時のアドレス情報が第１のラッチ回路３
にラッチされる。続けて、メモリ回路１に対して書き込
みを行うと、前回と同様に、新しいライト・アクセスの
アドレス情報９が第１のデコーダ２に与えられて、新し
いアドレスに対応するメモリ・セルが選ばれ、データバ
ス14に指定された任意の値が前回と同様に第１のポート
７から与えられることにより行われる。その書き込み期
間中に、タイミング回路６から第２図に示すラッチ信号
13が第２のラッチ回路４に対し与えられ、前の第１のラ
ッチ回路３にラッチされたアドレス情報が第２のラッチ
回路４にラッチされる。このラッチと同時にそのアドレ
ス情報をもとに第２のデコーダ５により前回に書き込ん
だアドレスのメモリ・セルを選び、書き込まれた値を第
２のポートからデータ出力15を介して読み出す。さらに
第１のラッチ回路３ではラッチ信号13によるラッチ後、
第２図に示すラッチ信号12が与えられ、その時のライト
・アクセスのアドレス情報９を新しくラッチする。
このように、第１のポート７側から全アドレスのメモリ
・セルに対して連続的に書込みを行ない、一方ではポー
ト８側から１アクセス・サイクル遅れて前回書き込んだ
セルの内容を順次読出すことができ、書き込んだ値と読
み出した値とを比較することにより欠陥を検出すること
ができる。
・セルに対して連続的に書込みを行ない、一方ではポー
ト８側から１アクセス・サイクル遅れて前回書き込んだ
セルの内容を順次読出すことができ、書き込んだ値と読
み出した値とを比較することにより欠陥を検出すること
ができる。
そこで、実質上、テスト・サイクル数がほぼ半分にな
り、試験時間が短縮できる。
り、試験時間が短縮できる。
第３図は第１図の実施例に書込んだデータと読出したデ
ータとの比較回路を付加した場合のブロック図で、図中
１点鎖線で囲まれた部分は第１図と同じであるが、デー
タバス14の値をラッチするデータ用第１のラッチ回路17
とデータ用第２のラッチ回路18とコンパレータ19とが追
加され、第１図のタイミング回路６にデータ用第１およ
び第２のラッチ回路17および18をラッチするラッチ信号
20および21を有するタイミング回路16が設けられてい
る。
ータとの比較回路を付加した場合のブロック図で、図中
１点鎖線で囲まれた部分は第１図と同じであるが、デー
タバス14の値をラッチするデータ用第１のラッチ回路17
とデータ用第２のラッチ回路18とコンパレータ19とが追
加され、第１図のタイミング回路６にデータ用第１およ
び第２のラッチ回路17および18をラッチするラッチ信号
20および21を有するタイミング回路16が設けられてい
る。
第３図の動作について述べると、第１のポート７から書
込む任意の値をデータ用第１のラッチ回路17でラッチ
し、次のライト・サイクルでこのデータをデータ用第２
のラッチ回路18でラッチし、その後、新しい値をデータ
用第１のラッチ回路17でラッチするように、ラッチ信号
20および21を発生している。ここで第２のラッチ回路18
の出力23と第２のポートからのデータ出力15とをコンパ
レータ19にかけることによって直ちに欠陥検出結果が得
られる。
込む任意の値をデータ用第１のラッチ回路17でラッチ
し、次のライト・サイクルでこのデータをデータ用第２
のラッチ回路18でラッチし、その後、新しい値をデータ
用第１のラッチ回路17でラッチするように、ラッチ信号
20および21を発生している。ここで第２のラッチ回路18
の出力23と第２のポートからのデータ出力15とをコンパ
レータ19にかけることによって直ちに欠陥検出結果が得
られる。
以上説明したように本発明は、データの書込みと読み出
しとを行なう第１のポート側で、連続に書込みを行う動
作と、１アクセス・サイクル遅れてその値を連続して読
取る第２のポート側での動作とを同時に行うことによ
り、従来のテスト・サイクル数がほぼ半分となり、試験
時間を約半分に短縮できる効果がある。
しとを行なう第１のポート側で、連続に書込みを行う動
作と、１アクセス・サイクル遅れてその値を連続して読
取る第２のポート側での動作とを同時に行うことによ
り、従来のテスト・サイクル数がほぼ半分となり、試験
時間を約半分に短縮できる効果がある。
第１図は本発明の一実施例のブロック図、第２図はラッ
チ信号のタイミング図、第３図は第１に比較回路を付加
したブロック図である。 １……メモリ回路、２……第１のデコーダ、３……第１
のラッチ回路、４……第２のラッチ回路、５……第２の
デコーダ、6,16……タイミング回路、７……第１のポー
ト、８……第２のポート、17……データ用第１のラッチ
回路、18……データ用第２のラッチ回路、19……コンパ
レータ。
チ信号のタイミング図、第３図は第１に比較回路を付加
したブロック図である。 １……メモリ回路、２……第１のデコーダ、３……第１
のラッチ回路、４……第２のラッチ回路、５……第２の
デコーダ、6,16……タイミング回路、７……第１のポー
ト、８……第２のポート、17……データ用第１のラッチ
回路、18……データ用第２のラッチ回路、19……コンパ
レータ。
Claims (1)
- 【請求項１】データの書込みを行なう第１のポートと、
このポートとは独立に読出しを行なう第２のポートとを
有するメモリ・セルをアレイ状に配列したメモリ回路の
試験回路において、ライト・アクセスしているアドレス
情報を保持する第１のラッチ回路と、第１のラッチ回路
のアドレス情報を受けてリード・アクセスする第２のラ
ッチ回路と、ライト・アクセス中に前記第１のラッチ回
路にラッチ信号を送出し、次のライト・アクセス中に前
記第２のラッチ回路にラッチ信号を送出するタイミング
回路とを有することを特徴とするメモリ・セルの欠陥検
出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62088020A JPH0668918B2 (ja) | 1987-04-10 | 1987-04-10 | メモリ・セルの欠陥検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62088020A JPH0668918B2 (ja) | 1987-04-10 | 1987-04-10 | メモリ・セルの欠陥検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63253600A JPS63253600A (ja) | 1988-10-20 |
| JPH0668918B2 true JPH0668918B2 (ja) | 1994-08-31 |
Family
ID=13931151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62088020A Expired - Lifetime JPH0668918B2 (ja) | 1987-04-10 | 1987-04-10 | メモリ・セルの欠陥検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0668918B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04268298A (ja) * | 1991-02-22 | 1992-09-24 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置のテスト回路 |
| JP5982781B2 (ja) * | 2011-10-28 | 2016-08-31 | 富士通株式会社 | 集積回路，試験回路，試験装置，及び試験方法 |
-
1987
- 1987-04-10 JP JP62088020A patent/JPH0668918B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63253600A (ja) | 1988-10-20 |
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