JPS63253649A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63253649A JPS63253649A JP8800787A JP8800787A JPS63253649A JP S63253649 A JPS63253649 A JP S63253649A JP 8800787 A JP8800787 A JP 8800787A JP 8800787 A JP8800787 A JP 8800787A JP S63253649 A JPS63253649 A JP S63253649A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 34
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 239000012535 impurity Substances 0.000 claims abstract description 5
- 238000009792 diffusion process Methods 0.000 abstract description 19
- 230000003071 parasitic effect Effects 0.000 abstract description 11
- 239000004020 conductor Substances 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に差動入力回路を有した
半導体装置等の如く２個以上の素子のバランスが重要な
回路を有した半導体装置に関する。
半導体装置等の如く２個以上の素子のバランスが重要な
回路を有した半導体装置に関する。
半導体装置は、所定の導電型の半導体基板に所定の不純
物拡散を選択的に行なって形成された素子領域を有し、
この素子領域を含む抵抗、ダイオード、トランジスタ等
の素子を形成し、その後各々の素子を導電膜で配線し所
望の回路を形成する。
物拡散を選択的に行なって形成された素子領域を有し、
この素子領域を含む抵抗、ダイオード、トランジスタ等
の素子を形成し、その後各々の素子を導電膜で配線し所
望の回路を形成する。
近年、半導体装置はますます高集積化・高密度化が進む
傾向にあり、それに伴なって各素子を配線する配線パタ
ーンは素子上をクロスするパターンが多くなってきてい
る。又、半導体装置の機能は複雑になってきている。
傾向にあり、それに伴なって各素子を配線する配線パタ
ーンは素子上をクロスするパターンが多くなってきてい
る。又、半導体装置の機能は複雑になってきている。
前述した素子の上をクロスする配線パターンを有した半
導体装置で、素子領域の電位とその素子領域上をクロス
している配線（導電膜）の電位に差がある場合、クロス
している配線、半導体基板に形成された素子領域及び素
子領域と配線導体を電気的に分離する目的で形成された
絶縁膜との間で寄生ＭＯ３現象が生じ、その素子の特性
が変動してしまう。
導体装置で、素子領域の電位とその素子領域上をクロス
している配線（導電膜）の電位に差がある場合、クロス
している配線、半導体基板に形成された素子領域及び素
子領域と配線導体を電気的に分離する目的で形成された
絶縁膜との間で寄生ＭＯ３現象が生じ、その素子の特性
が変動してしまう。
又、素子領域上の絶縁膜に帯電現象が生じ、その結果、
その素子の特性に経時変化が起きてしまうという問題も
ある。上述のように素子特性の変動という欠点の為、従
来技術では信頼性の高い半導体装置を得ることが困難で
あった。
その素子の特性に経時変化が起きてしまうという問題も
ある。上述のように素子特性の変動という欠点の為、従
来技術では信頼性の高い半導体装置を得ることが困難で
あった。
次に具体例をあげて説明する。
第４図は差動入力回路のブロック図、第５図は第４図の
回路の入出力特性図である。
回路の入出力特性図である。
この回路の特性は逆相入力端子Ａ−に入力電圧■ｏＭを
印加した状態で、正相入力端子Ａ＋の入力電圧を増加さ
せていくと、出力端子ｏｕｔに現われる出力電圧■。、
は、正相入力端子Ａ＋の入力電圧がＶ。１４ ＋ Ｖ
ＴＲでローレベル゛Ｌ”がらハイレベル“Ｈ１１へ変化
し、逆にＡ＋の入力電圧を減少させていくとＡ１の入力
電圧がＶＣＭ−ＶＴＨで“Ｌ ”から°“Ｈ”へ変化す
る。この入出力特性を第５図に実線で示す。この回路に
於いてＲ１くＲ２となれば入出力特性はＲ１＝Ｒ２の場
合に比べ第５図の点線で示すようにシフトする。又、逆
にＲ１＞Ｒ２になれば逆方向へシフトしてしまう。
印加した状態で、正相入力端子Ａ＋の入力電圧を増加さ
せていくと、出力端子ｏｕｔに現われる出力電圧■。、
は、正相入力端子Ａ＋の入力電圧がＶ。１４ ＋ Ｖ
ＴＲでローレベル゛Ｌ”がらハイレベル“Ｈ１１へ変化
し、逆にＡ＋の入力電圧を減少させていくとＡ１の入力
電圧がＶＣＭ−ＶＴＨで“Ｌ ”から°“Ｈ”へ変化す
る。この入出力特性を第５図に実線で示す。この回路に
於いてＲ１くＲ２となれば入出力特性はＲ１＝Ｒ２の場
合に比べ第５図の点線で示すようにシフトする。又、逆
にＲ１＞Ｒ２になれば逆方向へシフトしてしまう。
第３図＜ａ）は第４図の差動入力回路を半導体集積回路
化した場合の半導体チップの平面図で、入力抵抗Ｒ，，
Ｒ２の部分を示している。第３図（ｂ）は第３図（ａ）
のＡ−Ａ’線断面図である。
化した場合の半導体チップの平面図で、入力抵抗Ｒ，，
Ｒ２の部分を示している。第３図（ｂ）は第３図（ａ）
のＡ−Ａ’線断面図である。
入力抵抗Ｒ，，Ｒ２はＮＰＮ）ランジスタのベース拡散
にて形成し、かつ素子の集積度を高める為２個の抵抗素
子を直列に配線し所望の抵抗値を得るパターン構成にな
っている。逆相入力端子Ａ−に接続されている入力抵抗
Ｒ２の素子領域であるＰ１型拡散層４−３上の絶縁膜５
上にＡ＋の配線導体である電極配線６−５が延在してい
る。
にて形成し、かつ素子の集積度を高める為２個の抵抗素
子を直列に配線し所望の抵抗値を得るパターン構成にな
っている。逆相入力端子Ａ−に接続されている入力抵抗
Ｒ２の素子領域であるＰ１型拡散層４−３上の絶縁膜５
上にＡ＋の配線導体である電極配線６−５が延在してい
る。
この結果、入力抵抗Ｒ２のｄ点での断面構造は電極配線
６−５、絶縁膜５０、ｐ＋型型数散層４３のＭＯＳ構造
になっており、回路動作時の電位が電極配線６−５とＰ
＋型拡散Ｊ’１４−３で異なり寄生ＭＯＳ現象が生じ、
その結果入力抵抗Ｒ２の抵抗値が変動してしまう。更に
寄生ＭＯ３現象とは別に回路動作時に於いて入力抵抗Ｒ
１及び入力抵抗Ｒ２の素子領域上の絶縁膜が帯電しこの
結果入力抵抗Ｒ，及び入力抵抗Ｒ２の抵抗値が変動して
しまう。従って、寄生ＭＯＳ現象及び絶縁膜の帯電現象
により抵抗が経時変化を起こし信頼性の高い半導体装置
を得ることが困難であった。
６−５、絶縁膜５０、ｐ＋型型数散層４３のＭＯＳ構造
になっており、回路動作時の電位が電極配線６−５とＰ
＋型拡散Ｊ’１４−３で異なり寄生ＭＯＳ現象が生じ、
その結果入力抵抗Ｒ２の抵抗値が変動してしまう。更に
寄生ＭＯ３現象とは別に回路動作時に於いて入力抵抗Ｒ
１及び入力抵抗Ｒ２の素子領域上の絶縁膜が帯電しこの
結果入力抵抗Ｒ，及び入力抵抗Ｒ２の抵抗値が変動して
しまう。従って、寄生ＭＯＳ現象及び絶縁膜の帯電現象
により抵抗が経時変化を起こし信頼性の高い半導体装置
を得ることが困難であった。
上述した従来の半導体装置は、素子領域上の絶縁膜にこ
の素子領域と無関係の電極配線層が存在することが多く
、寄生ＭＯ３効果により素子特性が変動するという欠点
があった。又、絶縁膜の帯電により素子特性が経時変化
するという欠点もあった。
の素子領域と無関係の電極配線層が存在することが多く
、寄生ＭＯ３効果により素子特性が変動するという欠点
があった。又、絶縁膜の帯電により素子特性が経時変化
するという欠点もあった。
本発明の目的は、安定動作をし信頼性の改善された半導
体装置を提供することにある。
体装置を提供することにある。
本発明の半導体装置は、半導体基板の主表面に所定の不
純物を選択的に導入してなる素子領域と、前記素子領域
上に設けられている絶縁膜と、前記絶縁膜に設けられて
いる開口部を介して前記素子領域に接続する電極配線層
とを含む半導体装置において、前記電極配線層は、前記
素子領域上の絶縁膜の少なくとも主要部を覆っていると
いうものである。
純物を選択的に導入してなる素子領域と、前記素子領域
上に設けられている絶縁膜と、前記絶縁膜に設けられて
いる開口部を介して前記素子領域に接続する電極配線層
とを含む半導体装置において、前記電極配線層は、前記
素子領域上の絶縁膜の少なくとも主要部を覆っていると
いうものである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図＜ａ）は本発明の第１の実施例の主要部を示す半
導体チップの平面図、第１図（ｂ）は第１図（ａ）のＡ
−Ａ’線断面図である。
導体チップの平面図、第１図（ｂ）は第１図（ａ）のＡ
−Ａ’線断面図である。
この実施例は、Ｐ型半導体基体１上に、間にＮ＋＋埋込
Ｎ２を埋込んでＮ−型エピタキシャル層３を設けてなる
半導体基板の主表面にＰ＋型不純物を選択的に導入して
なる素子領域（抵抗領域）であるＰ１型拡散領域４−１
．・・・と、素子領域（４−１，・・・）上に設けられ
ている絶縁膜５と、絶縁膜５に設けられている開口部７
を介して素子領域（４−１，・・・）に接続する電極配
線層６−１．・・・とを含む半導体装置において、電極
配線層６−１．・・・は、素子領域（４−１，・・・）
上の絶縁膜５の少なくとも主要部を覆っているというも
のである。
Ｎ２を埋込んでＮ−型エピタキシャル層３を設けてなる
半導体基板の主表面にＰ＋型不純物を選択的に導入して
なる素子領域（抵抗領域）であるＰ１型拡散領域４−１
．・・・と、素子領域（４−１，・・・）上に設けられ
ている絶縁膜５と、絶縁膜５に設けられている開口部７
を介して素子領域（４−１，・・・）に接続する電極配
線層６−１．・・・とを含む半導体装置において、電極
配線層６−１．・・・は、素子領域（４−１，・・・）
上の絶縁膜５の少なくとも主要部を覆っているというも
のである。
この実施例に於いて、従来技術との第１の相違点は逆相
入力端子Ａ−に接続されている抵抗Ｒ２の素子領域であ
るＰ＋型拡散領域４−３．４−４上の絶縁膜５上に正相
入力端子Ａ＋の配線導体である電極配線層６−１．６−
２．６−５が延在していないことであり、第２の相違点
は抵抗Ｒ，の素子領域であるＰ＋型拡散領域４−１．４
−２及び抵抗Ｒ２の素子領域であるＰ＋型拡散領域４−
３．４−４上の絶縁膜の主要部を各々の抵抗に接続され
ている配線導体である電極配線層６−１゜６−３でそれ
ぞれ覆っていることである。第１図（ａ）のｄ点での断
面構造は電極配線層６−１、絶縁膜５、Ｐ＋型拡散領域
４−１のＭＯ３構造になっているが、回路動作時の電位
が電極配線層６−１とＰ＋型拡散領域４−１とで全く同
一電位が印加されるのであるから好ましくない変動をも
たらす他の電位による寄生ＭＯ８現象は発生しない、更
に、回路動作時に於ける抵抗Ｒ１及び抵抗Ｒ２の素子領
域上の絶縁膜の帯電をこの絶縁膜上に覆った電極配線層
で防止できる。この結果、寄生ＭＯ３現象及び絶縁膜の
帯電現象が発生せず、抵抗Ｒ１及び抵抗Ｒ２の特性は経
時変化が発生しない。
入力端子Ａ−に接続されている抵抗Ｒ２の素子領域であ
るＰ＋型拡散領域４−３．４−４上の絶縁膜５上に正相
入力端子Ａ＋の配線導体である電極配線層６−１．６−
２．６−５が延在していないことであり、第２の相違点
は抵抗Ｒ，の素子領域であるＰ＋型拡散領域４−１．４
−２及び抵抗Ｒ２の素子領域であるＰ＋型拡散領域４−
３．４−４上の絶縁膜の主要部を各々の抵抗に接続され
ている配線導体である電極配線層６−１゜６−３でそれ
ぞれ覆っていることである。第１図（ａ）のｄ点での断
面構造は電極配線層６−１、絶縁膜５、Ｐ＋型拡散領域
４−１のＭＯ３構造になっているが、回路動作時の電位
が電極配線層６−１とＰ＋型拡散領域４−１とで全く同
一電位が印加されるのであるから好ましくない変動をも
たらす他の電位による寄生ＭＯ８現象は発生しない、更
に、回路動作時に於ける抵抗Ｒ１及び抵抗Ｒ２の素子領
域上の絶縁膜の帯電をこの絶縁膜上に覆った電極配線層
で防止できる。この結果、寄生ＭＯ３現象及び絶縁膜の
帯電現象が発生せず、抵抗Ｒ１及び抵抗Ｒ２の特性は経
時変化が発生しない。
第２図（ａ）は本発明の第２の実施例の主要部を示す半
導体チップの平面図、第２図（ｂ）は第２図（ａ）のＡ
−Ａ’線断面図である。
導体チップの平面図、第２図（ｂ）は第２図（ａ）のＡ
−Ａ’線断面図である。
この実施例で素子領域としてＰ−型拡散領域４’−１，
４’ −ｅをイオン注入法で形成している。イオン注入
法は、ベース拡散法に比べ高抵抗が可能な為１個の抵抗
素子で所望の抵抗値が得られ第１の実施例に比べ抵抗領
域の素子寸法は小さくなっている。尚、電極配線層６−
１１．６−１２、・・・と抵抗領域の接続部（コンタク
ト部）にコンタクト抵抗を下げる目的でＰ′″型拡散領
域４−１２．４−１１．・・・を形成している。
４’ −ｅをイオン注入法で形成している。イオン注入
法は、ベース拡散法に比べ高抵抗が可能な為１個の抵抗
素子で所望の抵抗値が得られ第１の実施例に比べ抵抗領
域の素子寸法は小さくなっている。尚、電極配線層６−
１１．６−１２、・・・と抵抗領域の接続部（コンタク
ト部）にコンタクト抵抗を下げる目的でＰ′″型拡散領
域４−１２．４−１１．・・・を形成している。
第１の実施例と同じように第２図（ａ）のｄ点の断面構
造はＭＯ８構造になっているが、回路動作時の電位が配
線導体である電極配線層とＰ＋型拡散領域に同じ電位が
印加されているので、制御不能な寄生ＭＯ３現象が発生
せず、更に抵抗領域上の絶縁膜に帯電現象が発生しない
。
造はＭＯ８構造になっているが、回路動作時の電位が配
線導体である電極配線層とＰ＋型拡散領域に同じ電位が
印加されているので、制御不能な寄生ＭＯ３現象が発生
せず、更に抵抗領域上の絶縁膜に帯電現象が発生しない
。
以上説明したように本発明は半導体基板に形成された各
素子の配線に於いて、素子領域の絶縁膜上にこの素子に
印加される電位と異なる配線導体が延在しないように配
線パターンを形成することにより、寄生ＭＯＳ現象を防
止でき、更に素子領域の絶縁膜をこの素子と同電位の配
線導体で覆うことにより絶縁膜の帯電現象を防止できる
ので半導体装置の特性変動を防止し、信頼性を改善でき
る効果がある。
素子の配線に於いて、素子領域の絶縁膜上にこの素子に
印加される電位と異なる配線導体が延在しないように配
線パターンを形成することにより、寄生ＭＯＳ現象を防
止でき、更に素子領域の絶縁膜をこの素子と同電位の配
線導体で覆うことにより絶縁膜の帯電現象を防止できる
ので半導体装置の特性変動を防止し、信頼性を改善でき
る効果がある。
第１図（ａ）は本発明の第１の実施例の主要部を示す半
導体チップの平面図、第１図（ｂ）は第１図（ａ）のＡ
−Ａ’線断面図、第２図（ａ）は本発明の第２の実施例
の主要部を示す半導体チップの平面図、第２図（ｂ）は
第２図（ａ）のＡ−Ａ′線断面図、第３図（ａ）は従来
例の主要部を示す半導体チップの平面図、第３図＜ｂ）
は第３図（ａ）のＡ−Ａ’線断面図、第４図は差動入力
回路のブロック図、第５図は第４図の回路の人出力持性
図である。 １・・・Ｐ型半導体基体、２・・・Ｎ′″型埋込層、３
・・・Ｎ−型エピタキシャル層、４−１〜４−１１゜４
’−１，４’−２・・・Ｐ＋型拡散領域、４′＝１．４
’−２・・・Ｐ−型拡散領域、５・・・絶縁膜、６−１
〜６−１４・・・電極配線層、７・・・開口部。 代理人 弁理士 内 原 晋′ 列７図 デ３図
導体チップの平面図、第１図（ｂ）は第１図（ａ）のＡ
−Ａ’線断面図、第２図（ａ）は本発明の第２の実施例
の主要部を示す半導体チップの平面図、第２図（ｂ）は
第２図（ａ）のＡ−Ａ′線断面図、第３図（ａ）は従来
例の主要部を示す半導体チップの平面図、第３図＜ｂ）
は第３図（ａ）のＡ−Ａ’線断面図、第４図は差動入力
回路のブロック図、第５図は第４図の回路の人出力持性
図である。 １・・・Ｐ型半導体基体、２・・・Ｎ′″型埋込層、３
・・・Ｎ−型エピタキシャル層、４−１〜４−１１゜４
’−１，４’−２・・・Ｐ＋型拡散領域、４′＝１．４
’−２・・・Ｐ−型拡散領域、５・・・絶縁膜、６−１
〜６−１４・・・電極配線層、７・・・開口部。 代理人 弁理士 内 原 晋′ 列７図 デ３図
Claims (1)
- 半導体基板の主表面に所定の不純物を選択的に導入し
てなる素子領域と、前記素子領域上に設けられている絶
縁膜と、前記絶縁膜に設けられている開口部を介して前
記素子領域に接続する電極配線層とを含む半導体装置に
おいて、前記電極配線層は、前記素子領域上の絶縁膜の
少なくとも主要部を覆っていることを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8800787A JPS63253649A (ja) | 1987-04-10 | 1987-04-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8800787A JPS63253649A (ja) | 1987-04-10 | 1987-04-10 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63253649A true JPS63253649A (ja) | 1988-10-20 |
Family
ID=13930747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8800787A Pending JPS63253649A (ja) | 1987-04-10 | 1987-04-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63253649A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017123481A (ja) * | 2017-03-09 | 2017-07-13 | ラピスセミコンダクタ株式会社 | 半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50131778A (ja) * | 1974-04-05 | 1975-10-18 | ||
| JPS5141978A (ja) * | 1974-10-07 | 1976-04-08 | Suwa Seikosha Kk | Handotaisochi |
| JPS5627945A (en) * | 1979-08-17 | 1981-03-18 | Hitachi Ltd | Semiconductor device with multilayered wiring |
-
1987
- 1987-04-10 JP JP8800787A patent/JPS63253649A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50131778A (ja) * | 1974-04-05 | 1975-10-18 | ||
| JPS5141978A (ja) * | 1974-10-07 | 1976-04-08 | Suwa Seikosha Kk | Handotaisochi |
| JPS5627945A (en) * | 1979-08-17 | 1981-03-18 | Hitachi Ltd | Semiconductor device with multilayered wiring |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017123481A (ja) * | 2017-03-09 | 2017-07-13 | ラピスセミコンダクタ株式会社 | 半導体装置 |
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