JPS63253725A - プログラマブル集積回路論理アレイデバイス - Google Patents
プログラマブル集積回路論理アレイデバイスInfo
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- JPS63253725A JPS63253725A JP63022149A JP2214988A JPS63253725A JP S63253725 A JPS63253725 A JP S63253725A JP 63022149 A JP63022149 A JP 63022149A JP 2214988 A JP2214988 A JP 2214988A JP S63253725 A JPS63253725 A JP S63253725A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
- H03K19/17712—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays one of the matrices at least being reprogrammable
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、米国特許第４．１２４．８９９号（バーフナ
外、１９７８年１１月７日）、同第４．６０９．９８６
号（ハートマン外、１９８６年９月２日）、同第４．６
１７．４７９号（ハートマン外、１９８６年１０月１４
日）、米国特許出願第７４２．０８９号（ハートマン外
、１９８５年６月６日）、および米国特許出願第７２２
．６８４号（ヴエエンストラ、１９８５年４月１２日）
に開示された形式のプログラマブル集積回路論理アレイ
デバイスに関する。前記特許は本文中に参考用として組
込んであるから以下まとめて「基準特許」と称すること
にする。
外、１９７８年１１月７日）、同第４．６０９．９８６
号（ハートマン外、１９８６年９月２日）、同第４．６
１７．４７９号（ハートマン外、１９８６年１０月１４
日）、米国特許出願第７４２．０８９号（ハートマン外
、１９８５年６月６日）、および米国特許出願第７２２
．６８４号（ヴエエンストラ、１９８５年４月１２日）
に開示された形式のプログラマブル集積回路論理アレイ
デバイスに関する。前記特許は本文中に参考用として組
込んであるから以下まとめて「基準特許」と称すること
にする。
従来のプログラマブル集積回路論理アレイは、ある役割
についてはマイクロプロセッサ、特に高速のマイクロプ
ロセッサに対して容易に接続することができる。多（の
場合、マイクロプロセッサとプログラマブル論理アレイ
デバイスとの間には種々のインターフェース素子が必要
であった。
についてはマイクロプロセッサ、特に高速のマイクロプ
ロセッサに対して容易に接続することができる。多（の
場合、マイクロプロセッサとプログラマブル論理アレイ
デバイスとの間には種々のインターフェース素子が必要
であった。
同時に従来のプログラマブル論理アレイデバイスは基本
マイクロプロセッサのクロックレートではある＝定の情
報を完全に処理することはできなかった。このことはよ
り高速なマイクロプロセッサを必要とする通用分野につ
いては特に重要である。
マイクロプロセッサのクロックレートではある＝定の情
報を完全に処理することはできなかった。このことはよ
り高速なマイクロプロセッサを必要とする通用分野につ
いては特に重要である。
先の点に鑑みて、本発明の目的は改良形のプログラマブ
ル集積回路論理アレイデバイスを提供することである。
ル集積回路論理アレイデバイスを提供することである。
本発明のより特殊な目的は、外部マイクロプロセッサも
しくはその他の類似外部素子に容易に接続できるプログ
ラマブルな集積回路論理アレイデバイスを提供すること
である。
しくはその他の類似外部素子に容易に接続できるプログ
ラマブルな集積回路論理アレイデバイスを提供すること
である。
本発明のもう一つの目的は、マイクロプロセッサのクロ
ックレートで情報をより大きな規模で処理することので
きるプログラマブル論理アレイデバイスを提供すること
である。
ックレートで情報をより大きな規模で処理することので
きるプログラマブル論理アレイデバイスを提供すること
である。
本発明のもう一つの目的は、より多くの論理機能を実行
できプログラム可能範囲が大きなプログラマブル論理ア
レイデバイスを提供することである。
できプログラム可能範囲が大きなプログラマブル論理ア
レイデバイスを提供することである。
本発明のこれらならびにその他の目的は、以下の特徴の
一つもしくはそれ以上を有するプログラマブル集積回路
論理アレイデバイスを提供することにより本発明の原理
に従って達成される。
一つもしくはそれ以上を有するプログラマブル集積回路
論理アレイデバイスを提供することにより本発明の原理
に従って達成される。
（１） 外部マイクロプロセッサもしくはその他の類
似する外部素子（以下単に“マイクロプロセッサ”と称
する）から直接データを受取ったり同プロセッサに対し
て直接データが利用できるようにするためのバスポート
を備えること。
似する外部素子（以下単に“マイクロプロセッサ”と称
する）から直接データを受取ったり同プロセッサに対し
て直接データが利用できるようにするためのバスポート
を備えること。
（２） バスポートと論理アレイ間、およびもしくは
論理アレイそれ自体の間にデータを搬送するための内部
バスを有すること（バスの利用に対する競合しあう要求
を解決するための内部バス調停論理を有することが望ま
しい）。
論理アレイそれ自体の間にデータを搬送するための内部
バスを有すること（バスの利用に対する競合しあう要求
を解決するための内部バス調停論理を有することが望ま
しい）。
（３） エツジトリガモード（入力レジスタの如き制
御機能が制御信号の遷移エツジによりトリガされる）も
しくはフロースルーモード（入力レジスタの如き制御機
能が遷移エツジより論理状態によりトリガされる）の何
れかで動作する能力を備えること。
御機能が制御信号の遷移エツジによりトリガされる）も
しくはフロースルーモード（入力レジスタの如き制御機
能が遷移エツジより論理状態によりトリガされる）の何
れかで動作する能力を備えること。
（４） 高速モード（タイミング制御信号が制御さる
べき要素に実質上直接附与される）もしくは低速モード
（タイミング信号が制御さるべき要素に直接加えられる
のではなく論理アレイを通って伝播する）の何れかで動
作する能力を備えること。
べき要素に実質上直接附与される）もしくは低速モード
（タイミング信号が制御さるべき要素に直接加えられる
のではなく論理アレイを通って伝播する）の何れかで動
作する能力を備えること。
本発明のその他の特徴、その性質ならびに種々の利点は
図面と以下の詳細な説明から明らかとなろう。
図面と以下の詳細な説明から明らかとなろう。
〔実施例〕 〔作用〕 〔効果〕
本発明の原理に従って構成したプログラマブル集積回路
論理アレイデバイス１０の全てが第１図に示されている
。既に述べた如く、デバイス１０は上記参考特許に示し
た一般形式のデバイスである。デバイス１０は、参照特
許中に説明の如く作られているのが普通であり、それは
最終的には種々の素子上構成される。それらは、全て上
記参照特許に独立に示されており、また（もしくは）そ
れぞれ当業者に知られているものである。
論理アレイデバイス１０の全てが第１図に示されている
。既に述べた如く、デバイス１０は上記参考特許に示し
た一般形式のデバイスである。デバイス１０は、参照特
許中に説明の如く作られているのが普通であり、それは
最終的には種々の素子上構成される。それらは、全て上
記参照特許に独立に示されており、また（もしくは）そ
れぞれ当業者に知られているものである。
幾つかの些細な例外はあるが、デバイス１０は第１図の
中心垂直軸Ａ−Ａのまわりに全体として対称形となって
いる。デバイスの左側に関係した部品名もしくは信号名
には文字りが用いられ、デバイスの右側に関しては同様
にしてＲ文字が使用される。左側と右側に特有な名前が
必要な場合にはＬ文字とＲ文字は省略されるかＸ文字に
より取替えられる。信号名にはＮなしに信号の論理逆転
（“バー”）を示すためＮ文字を加えることがある。デ
バイス１０の実質的に対称的な性質のために左右のうち
一方例だけを詳説すれば十分であろう、同様の説明は他
方側にもあてはまることを了解されたい。
中心垂直軸Ａ−Ａのまわりに全体として対称形となって
いる。デバイスの左側に関係した部品名もしくは信号名
には文字りが用いられ、デバイスの右側に関しては同様
にしてＲ文字が使用される。左側と右側に特有な名前が
必要な場合にはＬ文字とＲ文字は省略されるかＸ文字に
より取替えられる。信号名にはＮなしに信号の論理逆転
（“バー”）を示すためＮ文字を加えることがある。デ
バイス１０の実質的に対称的な性質のために左右のうち
一方例だけを詳説すれば十分であろう、同様の説明は他
方側にもあてはまることを了解されたい。
デバイス１０の中心素子は、マクロセルＡとマクロセル
Ｂと名付けられる素子である。第２図と第３図にはそれ
ぞれ典型的なマクロセルＡ。
Ｂと名付けられる素子である。第２図と第３図にはそれ
ぞれ典型的なマクロセルＡ。
Ｂが詳しく示されている。それぞれのマクロセルＡ２１
０、もしくはＢ５１０は、プログラムして例えば参照特
許に示したような各種論理機能を実行することのできる
消去可能な電子的にプログラマブルな論理アレイ２１２
もしくは３１２ （第１図にＥＰＲＯＭ７１．イと称す
る）を含む。デバイス１０は４つのＡマクロセル２１０
と１６のＢマクロセル３１０を備える。
０、もしくはＢ５１０は、プログラムして例えば参照特
許に示したような各種論理機能を実行することのできる
消去可能な電子的にプログラマブルな論理アレイ２１２
もしくは３１２ （第１図にＥＰＲＯＭ７１．イと称す
る）を含む。デバイス１０は４つのＡマクロセル２１０
と１６のＢマクロセル３１０を備える。
ＡマクロセルはＢマクロセルより幾分簡単でＢマクロセ
ルと異なり、内部バス２０には直接接続されない。
ルと異なり、内部バス２０には直接接続されない。
さて、デバイス１０の外部結線について考察すると第１
図の頂部からはじまってその図面のまわりに時計と逆進
りに行くと、ｖＣＣは電源端子もしくはピン（典型的に
は＋５ボルト；論理１）次の２つのピン（１１０）は入
力ピンで、その各々は各ワード線ドライバアレイ２２Ｌ
。
図の頂部からはじまってその図面のまわりに時計と逆進
りに行くと、ｖＣＣは電源端子もしくはピン（典型的に
は＋５ボルト；論理１）次の２つのピン（１１０）は入
力ピンで、その各々は各ワード線ドライバアレイ２２Ｌ
。
２２Ｒ内のワード線ドライバの各一対に接続される（各
ワード線ドライバアレイ２２は４０個のデバイスを含み
、例えば米国特許４，６１７．４７９号の水平線４０．
４１．４２等により表示されるように関連ＥＰＲＯＭア
レイ内のその補完ワード線を駆動する）、Ｉ１０ピンに
加えられた信号は、汎用入力信号であって、典型的な場
合としてはデバイス１０と関連した外部マイクロプロセ
ッサ（図示しないが完全に従来形のもの）もしくは電子
システム内の他のデバイスから到来することになろう。
ワード線ドライバアレイ２２は４０個のデバイスを含み
、例えば米国特許４，６１７．４７９号の水平線４０．
４１．４２等により表示されるように関連ＥＰＲＯＭア
レイ内のその補完ワード線を駆動する）、Ｉ１０ピンに
加えられた信号は、汎用入力信号であって、典型的な場
合としてはデバイス１０と関連した外部マイクロプロセ
ッサ（図示しないが完全に従来形のもの）もしくは電子
システム内の他のデバイスから到来することになろう。
次のピンは、逆書込みストローブ（Ｗ／Ｓバー）ピンで
ある。このピンに加えられる信号は（１／Ｐ信号と同様
に）アレイ２２に加えると共に書込みストローブ信号と
して使用することによってデバイス１０と関連するマイ
クロプロセッサがデータをデバイス１０に書込む態勢が
整っていることを指示することができるようにすること
もできる。
ある。このピンに加えられる信号は（１／Ｐ信号と同様
に）アレイ２２に加えると共に書込みストローブ信号と
して使用することによってデバイス１０と関連するマイ
クロプロセッサがデータをデバイス１０に書込む態勢が
整っていることを指示することができるようにすること
もできる。
次のピンは、クロックレフト（ｃＬ Ｋ Ｌ）ピンであ
る。このピンに加えられた信号は（１） Ｉ ／ Ｐ信
号と同様にアレイ２２に加えられ、（２）選択によって
左側マクロセル２１０．３１０のレジスタフリップフロ
ップ２３０（第２図）と３３０（第３図）に対する同期
クロック信号として使用でき、（３）選択によって高速
出力ラッチイネーブル（高速０ＬＥ）モード（後に詳説
する）で使用することによって左側マクロセルＢ出力ラ
ッチ３８４の動作のタイミングを取る上で補助を行う。
る。このピンに加えられた信号は（１） Ｉ ／ Ｐ信
号と同様にアレイ２２に加えられ、（２）選択によって
左側マクロセル２１０．３１０のレジスタフリップフロ
ップ２３０（第２図）と３３０（第３図）に対する同期
クロック信号として使用でき、（３）選択によって高速
出力ラッチイネーブル（高速０ＬＥ）モード（後に詳説
する）で使用することによって左側マクロセルＢ出力ラ
ッチ３８４の動作のタイミングを取る上で補助を行う。
次の２つのピンは、入出力（１１０）ピンでそれと関連
するＡマクロセルヘデータ入力するか同セルからデータ
出力するために使用することができる。典型的な用途の
場合、これらピンは関連するマイクロプロセフす駆動シ
ステムのアドレスもしくは制御バス、あるいは電子シス
テム内のその他のデバイスへ接続することができよう。
するＡマクロセルヘデータ入力するか同セルからデータ
出力するために使用することができる。典型的な用途の
場合、これらピンは関連するマイクロプロセフす駆動シ
ステムのアドレスもしくは制御バス、あるいは電子シス
テム内のその他のデバイスへ接続することができよう。
次の８つのピンは、Ｂマクロセル入カレフトＣＢＩ１０
Ｌ）ピンである。これらは関連するＢマクロセルがなか
ったら上記Ｉ１０ピンに似ている（第３図においてそれ
に対応するピンは単にＩ１０ピンと表示されている）。
Ｌ）ピンである。これらは関連するＢマクロセルがなか
ったら上記Ｉ１０ピンに似ている（第３図においてそれ
に対応するピンは単にＩ１０ピンと表示されている）。
第１１！Ｉのデバイス１０の底部に沿って８本のバスポ
ー） （０−７）ピンが存在する。典型的用途において
は、これらピンは関連するマイクロプロセッサ駆動シス
テムのデータバスに接続することによってその外部デー
タバスと８導線内部バス２０の間でバイト幅のデータを
交換できるようにすることができる。
ー） （０−７）ピンが存在する。典型的用途において
は、これらピンは関連するマイクロプロセッサ駆動シス
テムのデータバスに接続することによってその外部デー
タバスと８導線内部バス２０の間でバイト幅のデータを
交換できるようにすることができる。
ｖＳＳはグランド（０ボルト；論理Ｏ）を示す、第１図
の右手側にはＢＩ１０Ｌピンに類似した更に８本のＢマ
クロセル入出力ライド（ＢＩｌｏＲ）ピンが、左手側に
はＩ１０ピンに類似した更に２つのＡマクロセル入出力
（Ｉ １０）ピンが存在する。
の右手側にはＢＩ１０Ｌピンに類似した更に８本のＢマ
クロセル入出力ライド（ＢＩｌｏＲ）ピンが、左手側に
はＩ１０ピンに類似した更に２つのＡマクロセル入出力
（Ｉ １０）ピンが存在する。
最後に論す゛べき信号は、（１）右手マクロセルを除け
ばＣＬＫＬ信号に類似のクロックライト（ｃＬ Ｋ Ｒ
）信号と、（２） Ｗ Ｓバー信号に類似しているがそ
れに関連するマイクロプロセッサがデバイス１０からデ
ータを読取る態勢にあるということを示す逆サードスト
ローブ（ＲＳバー）信号と、（３）先に述べたＩ／Ｐピ
ンに類似した更に２つのＩ／Ｐピンである。
ばＣＬＫＬ信号に類似のクロックライト（ｃＬ Ｋ Ｒ
）信号と、（２） Ｗ Ｓバー信号に類似しているがそ
れに関連するマイクロプロセッサがデバイス１０からデ
ータを読取る態勢にあるということを示す逆サードスト
ローブ（ＲＳバー）信号と、（３）先に述べたＩ／Ｐピ
ンに類似した更に２つのＩ／Ｐピンである。
上記のＡ、Ｂのマクロセルの外に、デバイス１０の各半
分はそれぞれ出カラフチイネーブル（ＯＬＥ）信号と、
パスに対する転送出力（ＴＯＢ）信号と入力ラッチイネ
ーブル（ＩＬＥ）信号とを発生させるための３つの小さ
なマクロセルタイプの素子（まとめて２４Ｌもしくは２
４Ｒ）を備える。
分はそれぞれ出カラフチイネーブル（ＯＬＥ）信号と、
パスに対する転送出力（ＴＯＢ）信号と入力ラッチイネ
ーブル（ＩＬＥ）信号とを発生させるための３つの小さ
なマクロセルタイプの素子（まとめて２４Ｌもしくは２
４Ｒ）を備える。
第１図は直接出力ラッチ３８４へ加えられる信号を示す
けれども、第４図の詳細な描写はＴＯＢＬとＴＯＢＲと
が論理素子４６８により所有されることによって実際に
出力ラソチ３８４に加えられる制御信号である出力ラッ
チ出力ディスニープルレフト・ライト（ＯＬ ＯＤ Ｌ
および０ＬＯＤＲ）信号をつくりだすということを示す
、デバイス１０の右手側もまたバスポート出力イネーブ
ル（ＢＰＯＥ）信号を発生させるための更に一つの小さ
なマクロセルタイプのデバイス２６を備える。
けれども、第４図の詳細な描写はＴＯＢＬとＴＯＢＲと
が論理素子４６８により所有されることによって実際に
出力ラソチ３８４に加えられる制御信号である出力ラッ
チ出力ディスニープルレフト・ライト（ＯＬ ＯＤ Ｌ
および０ＬＯＤＲ）信号をつくりだすということを示す
、デバイス１０の右手側もまたバスポート出力イネーブ
ル（ＢＰＯＥ）信号を発生させるための更に一つの小さ
なマクロセルタイプのデバイス２６を備える。
第１図の底辺に沿い各バスポートピン０−７は一対のト
ライステート駆動素子２８ａ、２８ｂを有する。ＢＰＯ
Ｅ信号により許可されると、各素子２８ａはデータが内
部パス２０の関連リードから関連バスポートピンへ流れ
ることを可能にする。バスポート入力イネーブル（ＢＰ
ＩＥ）信号により許可されると、各素子２８ｂはデータ
が関連するバスポートピンから８導線内部バス２０の関
連リードへ流れることを可能にする。
ライステート駆動素子２８ａ、２８ｂを有する。ＢＰＯ
Ｅ信号により許可されると、各素子２８ａはデータが内
部パス２０の関連リードから関連バスポートピンへ流れ
ることを可能にする。バスポート入力イネーブル（ＢＰ
ＩＥ）信号により許可されると、各素子２８ｂはデータ
が関連するバスポートピンから８導線内部バス２０の関
連リードへ流れることを可能にする。
前述の如（許可されない場合、各素子２８ａもしくは２
８ｂはその素子全体をデータが流れることを阻止する。
８ｂはその素子全体をデータが流れることを阻止する。
先に述べた通り、第２図には典型的なＡマクロセル２１
０が詳しく示されている。マクロセル２１０は論理アレ
イ２１２内の１１の積項を使用する（各積もしくはＰ項
は例えば米国特許第４．６１７．４７９号の第５図中の
一つの垂直列３２゜３４．３６等に相当する）。頂部の
２つのＰ項はＡＮＤゲート２１４ａ、２１４ＢとＯＲゲ
ート２１６により論理的に組合わされ（場合に応じて）
排他的ＯＲゲート２１８により反転されてレジスタフリ
ップフロップ２３０を制御したりトライステート駆動素
子２６０をイネーブルとする非同期クロック信号として
使用できる出力信号をつくりだす。○Ｒゲー）２１６の
出力信号が排他的ＯＲゲート２１８により反転されるか
否かは反転セレクト素子２２０の状態に依存する。素子
２２０はマクロセル２１０の“アーキテクチュア″ （
従ってデバイス１０のアーキテクチュア）を制御するた
めに使用される消去可能な電子的にプログラマブルなリ
ードオンリーメモリ （ＥＦＲＯＭ）素子である。従っ
て、それは例えば米国特許第４．６１７．４７９号と米
国特許出願第７４２．０８９号に示したＥＦＲＯＭアー
キテクチュア制御素子に類似したものでよい（同様のＥ
ＦＲＯＭアーキテクチュア制御素子は本願の図面全体に
わたって同じ略記号により示されている）。
０が詳しく示されている。マクロセル２１０は論理アレ
イ２１２内の１１の積項を使用する（各積もしくはＰ項
は例えば米国特許第４．６１７．４７９号の第５図中の
一つの垂直列３２゜３４．３６等に相当する）。頂部の
２つのＰ項はＡＮＤゲート２１４ａ、２１４ＢとＯＲゲ
ート２１６により論理的に組合わされ（場合に応じて）
排他的ＯＲゲート２１８により反転されてレジスタフリ
ップフロップ２３０を制御したりトライステート駆動素
子２６０をイネーブルとする非同期クロック信号として
使用できる出力信号をつくりだす。○Ｒゲー）２１６の
出力信号が排他的ＯＲゲート２１８により反転されるか
否かは反転セレクト素子２２０の状態に依存する。素子
２２０はマクロセル２１０の“アーキテクチュア″ （
従ってデバイス１０のアーキテクチュア）を制御するた
めに使用される消去可能な電子的にプログラマブルなリ
ードオンリーメモリ （ＥＦＲＯＭ）素子である。従っ
て、それは例えば米国特許第４．６１７．４７９号と米
国特許出願第７４２．０８９号に示したＥＦＲＯＭアー
キテクチュア制御素子に類似したものでよい（同様のＥ
ＦＲＯＭアーキテクチュア制御素子は本願の図面全体に
わたって同じ略記号により示されている）。
排他的ＯＲゲート２１８の出力信号の行先はマルチプレ
クサ素子２２２．２２４により制御される（その各々と
も例えば米国特許 第４．６１７．４７９号に示したマルチプレクサ素子で
よい）。マルチプレクサ２２２はＡＳＹＮＣ１０Ｅモー
ドビット素子２２６（素子２２０に類似のＥＦＲＯＭ素
子）により制御され、双極双投スイッチの特性を有する
。一方の状態では素子２２６はマルチプレクサ２２２に
対してゲート２１８の出力信号をレジスタ２３０のクロ
ック入力に加えさせＶ ＣＣ（論理ｌ）をマルチプレク
サ２２４に加えさせる。他方の状態では素子２２６はマ
ルチプレクサ２２２をして同期クロック信号（第１図の
ＣＬＫＬもしくはＣＬ Ｋ Ｒ）をレジスタ２３０へ、
またゲート２１８の出力をマルチプレクサ２２４へ加え
させる。マルチプレクサ２２４は、シュアルフィードバ
ック０／Ｐ ）ライステート素子２２８（素子２２０に
似たＥＰＲＯＭ素子）により制御され、単極双投スイッ
チに似ている。一方の状態（出力もしくはＯ／Ｐ）では
、素子２２８は（マルチプレクサ２５４の出力をゲート
２１８の出力の論理１の状態に同期して関連するＩ１０
ピンに選択的に接続するために）マルチプレクサ２２４
にマルチプレクサ２２２の出力信号をトライステート駆
動素子２６０へ加えさせる。他方の状態（デュアルフィ
ードバック）では、素子２２８はマルチプレクサ２２４
にＶＳＳ ＜論理Ｏ）を駆動素子２６０へ加えさせる（
マルチプレクサ２５４と関連Ｉ１０ピン間の信号路を遮
断するため）。このようにすることによってＩ１０ピン
はマルチプレクサ２５４からワード線ドライバ２２−２
５８“を通って内部フィードバック（第１図のアレイ２
２Ｌもしくは２２Ｒのもう一つの部分）とは独立にワー
ド線ドライバ２２−２６２を流れる入力（第１図の場合
アレイ２２Ｌもしくは２２Ｒの一部）として用いること
ができる。
クサ素子２２２．２２４により制御される（その各々と
も例えば米国特許 第４．６１７．４７９号に示したマルチプレクサ素子で
よい）。マルチプレクサ２２２はＡＳＹＮＣ１０Ｅモー
ドビット素子２２６（素子２２０に類似のＥＦＲＯＭ素
子）により制御され、双極双投スイッチの特性を有する
。一方の状態では素子２２６はマルチプレクサ２２２に
対してゲート２１８の出力信号をレジスタ２３０のクロ
ック入力に加えさせＶ ＣＣ（論理ｌ）をマルチプレク
サ２２４に加えさせる。他方の状態では素子２２６はマ
ルチプレクサ２２２をして同期クロック信号（第１図の
ＣＬＫＬもしくはＣＬ Ｋ Ｒ）をレジスタ２３０へ、
またゲート２１８の出力をマルチプレクサ２２４へ加え
させる。マルチプレクサ２２４は、シュアルフィードバ
ック０／Ｐ ）ライステート素子２２８（素子２２０に
似たＥＰＲＯＭ素子）により制御され、単極双投スイッ
チに似ている。一方の状態（出力もしくはＯ／Ｐ）では
、素子２２８は（マルチプレクサ２５４の出力をゲート
２１８の出力の論理１の状態に同期して関連するＩ１０
ピンに選択的に接続するために）マルチプレクサ２２４
にマルチプレクサ２２２の出力信号をトライステート駆
動素子２６０へ加えさせる。他方の状態（デュアルフィ
ードバック）では、素子２２８はマルチプレクサ２２４
にＶＳＳ ＜論理Ｏ）を駆動素子２６０へ加えさせる（
マルチプレクサ２５４と関連Ｉ１０ピン間の信号路を遮
断するため）。このようにすることによってＩ１０ピン
はマルチプレクサ２５４からワード線ドライバ２２−２
５８“を通って内部フィードバック（第１図のアレイ２
２Ｌもしくは２２Ｒのもう一つの部分）とは独立にワー
ド線ドライバ２２−２６２を流れる入力（第１図の場合
アレイ２２Ｌもしくは２２Ｒの一部）として用いること
ができる。
論理アレイ２１２内の他の８つのＰ項はＡＮＤゲート２
３２ａ−ｈおよびＯＲゲート２３４により論理的に組合
されて（選択により）排他的ＯＲゲート２３６により反
転されるが、その反転動作は（２２０に類似の）反転セ
レクトＥＰＲＯＭ素子２３８により制御される。ゲート
２３６の出力信号は直接（２２４に類似の）マルチプレ
クサ２４２のデータ（Ｄ）入力端子と、（同様に２２４
に類似の）マルチプレクサ２５４の組合せ（ｃ）入力端
子に加えられる。
３２ａ−ｈおよびＯＲゲート２３４により論理的に組合
されて（選択により）排他的ＯＲゲート２３６により反
転されるが、その反転動作は（２２０に類似の）反転セ
レクトＥＰＲＯＭ素子２３８により制御される。ゲート
２３６の出力信号は直接（２２４に類似の）マルチプレ
クサ２４２のデータ（Ｄ）入力端子と、（同様に２２４
に類似の）マルチプレクサ２５４の組合せ（ｃ）入力端
子に加えられる。
それは、レジスタ２３０のＱ出力と共に排他的ＯＲゲー
ト２４０にも加えられるが、その結果溝られる信号はマ
ルチプレクサ２４２のトグル（Ｔ）入力端子に加えられ
る。マルチプレクサ２４２は（２２０に類似の）ＤＦＦ
／ＴＦＦセレクトＥＰＲＯＭ素子２４４により制御され
、単極双投スイッチに類似している。従って、一方の状
態では素子２４４はマルチプレクサ２４２にゲート２４
０の出力をレジスタ２３０のデータ（Ｄ）入力端子に加
えさせる（これは米国特許出願第７２２．６８４号に詳
細に説明のトグル、Ｊ−にもしくはＲ−Ｓフリップフロ
ップ動作である）。他方の状態では素子２４４はマルチ
プレクサ２４２にゲート２３６の出力をレジスタ２３０
のＤ入力端子に加えさせる。ゲート２４０にフィードバ
ックされる他にレジスタ２３０のＱ出力信号はマルチプ
レクサ２５４のレジスタ（Ｒ）入力端子に加えられる。
ト２４０にも加えられるが、その結果溝られる信号はマ
ルチプレクサ２４２のトグル（Ｔ）入力端子に加えられ
る。マルチプレクサ２４２は（２２０に類似の）ＤＦＦ
／ＴＦＦセレクトＥＰＲＯＭ素子２４４により制御され
、単極双投スイッチに類似している。従って、一方の状
態では素子２４４はマルチプレクサ２４２にゲート２４
０の出力をレジスタ２３０のデータ（Ｄ）入力端子に加
えさせる（これは米国特許出願第７２２．６８４号に詳
細に説明のトグル、Ｊ−にもしくはＲ−Ｓフリップフロ
ップ動作である）。他方の状態では素子２４４はマルチ
プレクサ２４２にゲート２３６の出力をレジスタ２３０
のＤ入力端子に加えさせる。ゲート２４０にフィードバ
ックされる他にレジスタ２３０のＱ出力信号はマルチプ
レクサ２５４のレジスタ（Ｒ）入力端子に加えられる。
従って、マルチプレクサ２５４はＲ／Ｃモードセレクト
ＥＰＲＯＭ素子２５６（２２（Ｈ：類似）により制御さ
れ、その出力端子に対してレジスタ２３０の出力信号（
すなわちレジスタ（Ｒ）出力）もしくはゲート２３６の
記録されていない組合せ（ｃ）出力信号の何れかを加え
ることができる。
ＥＰＲＯＭ素子２５６（２２（Ｈ：類似）により制御さ
れ、その出力端子に対してレジスタ２３０の出力信号（
すなわちレジスタ（Ｒ）出力）もしくはゲート２３６の
記録されていない組合せ（ｃ）出力信号の何れかを加え
ることができる。
その結果、得られるマルチプレクサ２５４出力信号はワ
ード線駆動アレイ素子２２−２５８を介して論理アレイ
２１２に帰還するが、それはその駆動素子が上述したよ
うにイネーブル状態となれば駆動素子２６０を介して関
連Ｉ１０ピンに加えることができる。第２図のＩ１０ピ
ンに加えられた信号はワード線駆動アレイ素子２２−２
６２を介して論理アレイ２１２に加えられる。この信号
は丁度先に述べたばかりの駆動素子の出力であるか、あ
るいは第１図に関して述べた如き外部入力信号の何れで
あってもよい。
ード線駆動アレイ素子２２−２５８を介して論理アレイ
２１２に帰還するが、それはその駆動素子が上述したよ
うにイネーブル状態となれば駆動素子２６０を介して関
連Ｉ１０ピンに加えることができる。第２図のＩ１０ピ
ンに加えられた信号はワード線駆動アレイ素子２２−２
６２を介して論理アレイ２１２に加えられる。この信号
は丁度先に述べたばかりの駆動素子の出力であるか、あ
るいは第１図に関して述べた如き外部入力信号の何れで
あってもよい。
マクロセル２１０と関連した論理アレイ２１２の部分の
最終Ｐ項は、Ａ Ｎ Ｄゲート２４６を介してレジスタ
２３０のリセット（ｃ）入力端子へ加えられる。
最終Ｐ項は、Ａ Ｎ Ｄゲート２４６を介してレジスタ
２３０のリセット（ｃ）入力端子へ加えられる。
以上のことからマクロセル２１０の特性中には次のもの
があることが判るであろう。すなわち、それは同期的（
同期クロック）もしくは非同期的（ゲート２１８の出力
から）の何れかにより刻時されるようにプログラムでき
る（素子２２６）、それはマルチプレクサ２５４の出力
にレジスタ（Ｒ）もしくは組合せ（ｃ）出力信号をつ（
りだすようにプログラミングできる（素子２５６）。そ
れはそのマルチプレクサ出力を関連Ｉ１０ピンに加える
かもしくは加えずにマルチプレクサ２５４の出力を論理
アレイ２１２にフィードバックするようにプログラミン
グすることができる（素子２２８）。もしマルチプレク
サ２５４の出力が関連Ｉ１０ピンに加えられずに論理ア
レイ２１２にフィードバックすれば、Ｉ１０ピンは空い
たままで外部入力として使用される。ゲート２１８の出
力信号が（従来技術素子のように選択的反転のない単一
の２項出力である代りに）２つのＰ項と選択的反転との
論理的組合せであるためその出力信号は過去におけるよ
りもずっと論理的に複雑な信号となるため（素子２２２
を介してレジスタ２３０へ加えられた）非同期クロック
信号もしくは（素子２２２および２２４を介して素子２
６０へ加えられる）出力イネーブル信号の何れかを発生
させる点に関してデバイスの柔軟性と効用を著しく向上
させることができる。
があることが判るであろう。すなわち、それは同期的（
同期クロック）もしくは非同期的（ゲート２１８の出力
から）の何れかにより刻時されるようにプログラムでき
る（素子２２６）、それはマルチプレクサ２５４の出力
にレジスタ（Ｒ）もしくは組合せ（ｃ）出力信号をつ（
りだすようにプログラミングできる（素子２５６）。そ
れはそのマルチプレクサ出力を関連Ｉ１０ピンに加える
かもしくは加えずにマルチプレクサ２５４の出力を論理
アレイ２１２にフィードバックするようにプログラミン
グすることができる（素子２２８）。もしマルチプレク
サ２５４の出力が関連Ｉ１０ピンに加えられずに論理ア
レイ２１２にフィードバックすれば、Ｉ１０ピンは空い
たままで外部入力として使用される。ゲート２１８の出
力信号が（従来技術素子のように選択的反転のない単一
の２項出力である代りに）２つのＰ項と選択的反転との
論理的組合せであるためその出力信号は過去におけるよ
りもずっと論理的に複雑な信号となるため（素子２２２
を介してレジスタ２３０へ加えられた）非同期クロック
信号もしくは（素子２２２および２２４を介して素子２
６０へ加えられる）出力イネーブル信号の何れかを発生
させる点に関してデバイスの柔軟性と効用を著しく向上
させることができる。
第３図には典型的なりマクロセル３１０が示されている
。マクロセル２１０の構成部分に類似したマクロセル３
１０の構成部分は対応するマクロセル２１０の構成部分
と同じ最後の２つの数字を有する参照番号を有している
。かくして、例えば、第３図の素子３２０は第２図の素
子２２０に類似している。これらの類似した、従ってそ
れに対応した番号を付した素子は第３図に関しては再び
詳しく論することはないであろう。
。マクロセル２１０の構成部分に類似したマクロセル３
１０の構成部分は対応するマクロセル２１０の構成部分
と同じ最後の２つの数字を有する参照番号を有している
。かくして、例えば、第３図の素子３２０は第２図の素
子２２０に類似している。これらの類似した、従ってそ
れに対応した番号を付した素子は第３図に関しては再び
詳しく論することはないであろう。
マクロセル２１０について上記した構成部分と特徴に関
してマクロセル３１０は次の構成部分と特徴を有してい
る。すなわち、マルチプレクサ３２２を制御する外に、
ＡＳＹＮＣ１０ＥモードビットＥＰＲＯＭ素子３２６の
出力信号はＮＡＮＤゲート３７２に加えられる。ゲート
３７２に対する他の入力はインバータ３７０により反転
されたセレクトバス（ＳＢＵＳ）信号である。５ＢＵＳ
信号はとりわけ関連したＢマクロセル入力ラッチがデー
タを内部バス２０から受は取るかそれとも関連するＩ１
０ピンから受は取るかを制御するために２つのバスＩ１
０ＢＦＲＯＭ素子３０Ｌもしくは３０Ｒ（第１図）のう
ちの一つによりつ（りだされる。
してマクロセル３１０は次の構成部分と特徴を有してい
る。すなわち、マルチプレクサ３２２を制御する外に、
ＡＳＹＮＣ１０ＥモードビットＥＰＲＯＭ素子３２６の
出力信号はＮＡＮＤゲート３７２に加えられる。ゲート
３７２に対する他の入力はインバータ３７０により反転
されたセレクトバス（ＳＢＵＳ）信号である。５ＢＵＳ
信号はとりわけ関連したＢマクロセル入力ラッチがデー
タを内部バス２０から受は取るかそれとも関連するＩ１
０ピンから受は取るかを制御するために２つのバスＩ１
０ＢＦＲＯＭ素子３０Ｌもしくは３０Ｒ（第１図）のう
ちの一つによりつ（りだされる。
ＮＡＮＤゲート３７２の出力信号は、マルチプレクサ３
２２の出力の一つと共にＡＮＤゲート３７４に加えられ
る。ＡＮＤゲート３７４の出力イネーブル（ＯＥ）出力
信号は素子３６０を制御するために使用される。従って
、もし同期モードが選択される（ＡＳＹＮＣ＝０）と、
ゲ−）３１８の出力信号は５ＢＵＳの状態に関わりなく
素子３６０へ加えられる。他方、もし非同期モードが選
択される（ＡＳＹＮＣ＝１）と、５ＢＵＳの状態はｖＣ
Ｃが素子３６０に加えられるかどうかを制御する（すな
わち、もし５ＢＵＳ＝１でさえあればＶＣＣが素子３６
０に加えられる）。
２２の出力の一つと共にＡＮＤゲート３７４に加えられ
る。ＡＮＤゲート３７４の出力イネーブル（ＯＥ）出力
信号は素子３６０を制御するために使用される。従って
、もし同期モードが選択される（ＡＳＹＮＣ＝０）と、
ゲ−）３１８の出力信号は５ＢＵＳの状態に関わりなく
素子３６０へ加えられる。他方、もし非同期モードが選
択される（ＡＳＹＮＣ＝１）と、５ＢＵＳの状態はｖＣ
Ｃが素子３６０に加えられるかどうかを制御する（すな
わち、もし５ＢＵＳ＝１でさえあればＶＣＣが素子３６
０に加えられる）。
マクロセル２１０と異なり、マクロセル３１０内では、
マルチプレクサ３５４の出力信号は素子２２−３５８を
介しては必ずしもフィードバックされない、その代わり
、マルチプレクサ３５４の出力信号はマルチプレクサ３
８０の入力端子の一つに加えられ、その他方入力は関連
するＩ１０ピンに接続される。マルチプレクサ３８０は
、マルチプレクサ３５４に類イ以しており （２２０に
類似した”） 、ＭＡＣ−Ｉ１０フィードバックＥＰＲ
ＯＭ素子３８２により制御され素子３８２の状態に応じ
てその入力の一方をその出力に接続するようになってい
る。かくして、素子２２−３５８に加えられる信号はマ
ルチプレクサ３５４のフィードバック出力信号であるか
、関連Ｉ１０ピンに加えられる信号（通常外部入力信号
）であるか何れかである。
マルチプレクサ３５４の出力信号は素子２２−３５８を
介しては必ずしもフィードバックされない、その代わり
、マルチプレクサ３５４の出力信号はマルチプレクサ３
８０の入力端子の一つに加えられ、その他方入力は関連
するＩ１０ピンに接続される。マルチプレクサ３８０は
、マルチプレクサ３５４に類イ以しており （２２０に
類似した”） 、ＭＡＣ−Ｉ１０フィードバックＥＰＲ
ＯＭ素子３８２により制御され素子３８２の状態に応じ
てその入力の一方をその出力に接続するようになってい
る。かくして、素子２２−３５８に加えられる信号はマ
ルチプレクサ３５４のフィードバック出力信号であるか
、関連Ｉ１０ピンに加えられる信号（通常外部入力信号
）であるか何れかである。
マルチプレクサ３８０の出力信号は（第１図にＯ／Ｐラ
ッチと記号を附した）出力ラッチ３８４のデータ（Ｄ）
入力端子に加えられる。
ッチと記号を附した）出力ラッチ３８４のデータ（Ｄ）
入力端子に加えられる。
出力ラッチ３８４はそのＧ入力端子に加えられた出力ラ
ッチイネーブル（ＯＬ Ｅ）信号によりイネーブルとな
る場合に加えられた信号を受は入れる。トライステート
駆動素子３８６（素子３６０に類似）が出力ラッチ出力
ディスエーブル（ＯＬ ＯＤ）信号によりイネーブルと
なった場合、出力ラッチ３８４のＱ出力が８線内部バス
２０のうちの関連リードの一つに加えられる。
ッチイネーブル（ＯＬ Ｅ）信号によりイネーブルとな
る場合に加えられた信号を受は入れる。トライステート
駆動素子３８６（素子３６０に類似）が出力ラッチ出力
ディスエーブル（ＯＬ ＯＤ）信号によりイネーブルと
なった場合、出力ラッチ３８４のＱ出力が８線内部バス
２０のうちの関連リードの一つに加えられる。
従って、マルチプレクサ３８０の出力信号は必要とあら
ば内部バス２０へ加えることができる。
ば内部バス２０へ加えることができる。
Ｉ１０ピン信号はマルチプレクサ３８０に加えられる他
に、マルチプレクサ３９０の入力の一つ（第１図の８Ｍ
ＵＸと符号を附したマルチプレクサの一つ）に加えられ
る。マルチプレクサ３９０の他方の入力は内部バス２０
の関連リードである。（３８０に類似した）マルチプレ
クサ３９０は、５ＢＵＳ信号により制御される。
に、マルチプレクサ３９０の入力の一つ（第１図の８Ｍ
ＵＸと符号を附したマルチプレクサの一つ）に加えられ
る。マルチプレクサ３９０の他方の入力は内部バス２０
の関連リードである。（３８０に類似した）マルチプレ
クサ３９０は、５ＢＵＳ信号により制御される。
５ＢＵＳ＝０の場合、マルチプレクサ３９０はＩ１０ピ
ン信号を入力フリップフロップ３９２のデータ（Ｄ）入
力（第１図の８人力ＥＴ／ＦＴＦＦと記したフリツプフ
ロツプの一つ）に加える。５ＢＵＳ＝１の場合、マルチ
プレクサ３９０は関連内部バス信号を入力フリップフロ
ップ３９２へ加える。入力フリップフロップ３９２のＱ
出力信号は駆動素子２２−３６２を介して論理アレイ３
１２へ加えられる。従って、Ｉ１０ピン信号か内部バス
信号の何れか一方を素子３９０．３９２および２２−３
６２を介して論理アレイ３１２へ加えることができる（
入力フリップフロップ３９２のエツジトリガ（ＥＴ）モ
ードとフロースルー（ＦＴ）モードは以下に１命する）
。
ン信号を入力フリップフロップ３９２のデータ（Ｄ）入
力（第１図の８人力ＥＴ／ＦＴＦＦと記したフリツプフ
ロツプの一つ）に加える。５ＢＵＳ＝１の場合、マルチ
プレクサ３９０は関連内部バス信号を入力フリップフロ
ップ３９２へ加える。入力フリップフロップ３９２のＱ
出力信号は駆動素子２２−３６２を介して論理アレイ３
１２へ加えられる。従って、Ｉ１０ピン信号か内部バス
信号の何れか一方を素子３９０．３９２および２２−３
６２を介して論理アレイ３１２へ加えることができる（
入力フリップフロップ３９２のエツジトリガ（ＥＴ）モ
ードとフロースルー（ＦＴ）モードは以下に１命する）
。
第４図はデバイス１０の右半分部分を第１図に示したも
のより詳しく示したものである。特に、第４図の下部分
は小さなマクロセル２４Ｒと２６をより詳しく示したも
のである。これらマクロセルは入カラフチイネーブル（
ＩＬＥ）信号、出力ラッチイネーブル（ＯＬ Ｅ）信号
。
のより詳しく示したものである。特に、第４図の下部分
は小さなマクロセル２４Ｒと２６をより詳しく示したも
のである。これらマクロセルは入カラフチイネーブル（
ＩＬＥ）信号、出力ラッチイネーブル（ＯＬ Ｅ）信号
。
出力ラッチ出力ディスニープルレフト、ライト（ＯＬ
ＯＤ Ｌおよび０ＬＯＤＲ）信号オヨびバスポート出力
イネーブル（Ｂ Ｐ ＯＥ）信号を発生させる。デバイ
ス１０の対応する左手部分（特に小型のマクロセル２４
Ｌ）は類似したお−り、そのため詳しく図解解説する必
要はなかろう。チップ全体には唯一つのＢＰＯＥ信号し
か存在しないため、マクロセル２６はデバイス１０の左
手側に複製されることはない。
ＯＤ Ｌおよび０ＬＯＤＲ）信号オヨびバスポート出力
イネーブル（Ｂ Ｐ ＯＥ）信号を発生させる。デバイ
ス１０の対応する左手部分（特に小型のマクロセル２４
Ｌ）は類似したお−り、そのため詳しく図解解説する必
要はなかろう。チップ全体には唯一つのＢＰＯＥ信号し
か存在しないため、マクロセル２６はデバイス１０の左
手側に複製されることはない。
論理アレイ４１２ （第１図にＥＦＲＯＭアレイと符号
を附し第２図と第３図に参照番号２１２゜３１２により
識別したもの）については既に説明した。論理アレイ４
１２の２つの積もしくはＰ項どうしはＡＮＤゲート４１
４ａ、４１４ｂとＯＲゲート４１６により論理的に組合
わされて（選択により）排他的ＯＲゲート４１８により
反転してイネーブル入力ラッチイネーブル（ＥＩＬＥ）
信号をつくり′だす。ゲート４１８の反転動作は第２図
の素子２２０と類似したもう一つのＥＦＲＯＭｉ子であ
る反転セレクト素子４２０により制御される。
を附し第２図と第３図に参照番号２１２゜３１２により
識別したもの）については既に説明した。論理アレイ４
１２の２つの積もしくはＰ項どうしはＡＮＤゲート４１
４ａ、４１４ｂとＯＲゲート４１６により論理的に組合
わされて（選択により）排他的ＯＲゲート４１８により
反転してイネーブル入力ラッチイネーブル（ＥＩＬＥ）
信号をつくり′だす。ゲート４１８の反転動作は第２図
の素子２２０と類似したもう一つのＥＦＲＯＭｉ子であ
る反転セレクト素子４２０により制御される。
更に、ＥＩＬＥ信号を処理してＩＬＥ信号をつくりだす
ことは（１）低速書込みモードが選択されるかどうか、
（２）エツジトリガ（ＥＴ）モードもしくはフロースル
ー（ＦＴ）モードが選択されるかどうかに基づいている
。高速書込みモード（もしくは高速読取りモード）（そ
れぞれ低速書込みモードと低速読取りモードの補完物で
ある）の場合、入出力動作のタイミングは論理アレイ４
１２からの積もしくはＰ項信号がイネーブル信号となる
ような形でＷＳバーとＲＳバー信号により制御される。
ことは（１）低速書込みモードが選択されるかどうか、
（２）エツジトリガ（ＥＴ）モードもしくはフロースル
ー（ＦＴ）モードが選択されるかどうかに基づいている
。高速書込みモード（もしくは高速読取りモード）（そ
れぞれ低速書込みモードと低速読取りモードの補完物で
ある）の場合、入出力動作のタイミングは論理アレイ４
１２からの積もしくはＰ項信号がイネーブル信号となる
ような形でＷＳバーとＲＳバー信号により制御される。
いいかえれば、高速モードの場合ＷＳバー信号と（もし
くは）ＲＳバー信号とは論理アレイ４１２内を伝播する
必要によっては遅延しない。それと対照的に低速書込み
モード（もしくは低速読取りモード）の場合Ｐ項はとも
に入出力動作用のタイミング信号でありイネーブル信号
である。それ故、低速モードは必要とあらば普通の入力
ピンとして使用するためにＷＲＳバーＲＳバーピンを解
放する。
くは）ＲＳバー信号とは論理アレイ４１２内を伝播する
必要によっては遅延しない。それと対照的に低速書込み
モード（もしくは低速読取りモード）の場合Ｐ項はとも
に入出力動作用のタイミング信号でありイネーブル信号
である。それ故、低速モードは必要とあらば普通の入力
ピンとして使用するためにＷＲＳバーＲＳバーピンを解
放する。
ＥＴもしくはＦＴの何れかを高速もしくは低速モードで
使用し、入力レジスフがエツジトリガされるかフロース
ルーするかどうかを決定する。ＥＴモードの場合、制御
信号中の一定の遷移部分（エツジ）はデバイス１０の一
定の動作、特にデバイスの入出力動作をトリガする。Ｆ
Ｔモードの場合、制御信号の一定の論理レベル（すなわ
ち論理１もしくは論理Ｏ）はデバイス１０の制御、殊に
その入出力動作を実行する。
使用し、入力レジスフがエツジトリガされるかフロース
ルーするかどうかを決定する。ＥＴモードの場合、制御
信号中の一定の遷移部分（エツジ）はデバイス１０の一
定の動作、特にデバイスの入出力動作をトリガする。Ｆ
Ｔモードの場合、制御信号の一定の論理レベル（すなわ
ち論理１もしくは論理Ｏ）はデバイス１０の制御、殊に
その入出力動作を実行する。
従って、ＥＴはＦＴの場合に可能なよりもずっと正確に
調時された制御を与えるように使用することができる。
調時された制御を与えるように使用することができる。
高速モードとＥＴの組合わせは関連するマイクロプロセ
ッサとの非常に高速かつ正確にタイミングをとった連絡
（特にバスポート連絡）を可能にする。これは高速マイ
クロプロセッサの場合に特に有利である。
ッサとの非常に高速かつ正確にタイミングをとった連絡
（特にバスポート連絡）を可能にする。これは高速マイ
クロプロセッサの場合に特に有利である。
ＥＴ／ＦＴモード選択はＥＴ／ＦＴフリップフロップセ
レクトＥＦＲＯＭ素子３２Ｌと３２Ｒにより制御される
。かくして、チップの各半分については別々のＥＴ／Ｆ
Ｔモード選択を行うことができる。低速書込みモードと
低速読取りモードの選択（それぞれチップ全体について
あてはまる）は、それぞれ低速書込みと低速読取りセレ
クトＥＦＲＯＭ素子３４．３６により制御される。
レクトＥＦＲＯＭ素子３２Ｌと３２Ｒにより制御される
。かくして、チップの各半分については別々のＥＴ／Ｆ
Ｔモード選択を行うことができる。低速書込みモードと
低速読取りモードの選択（それぞれチップ全体について
あてはまる）は、それぞれ低速書込みと低速読取りセレ
クトＥＦＲＯＭ素子３４．３６により制御される。
さて、第４図に示すＥＩＬＥ信号処理論理について考察
すると、ゲート４１８の出力はマルチプレクサ４２２の
一人力に加えられると共に（ＷＳバーの立下りエツジに
サンプルＥＩＬＥ積項と符号を附した）素子４２４に加
えられる。
すると、ゲート４１８の出力はマルチプレクサ４２２の
一人力に加えられると共に（ＷＳバーの立下りエツジに
サンプルＥＩＬＥ積項と符号を附した）素子４２４に加
えられる。
素子４２４に対する他の入力はＷＳバー信号である。ラ
ベルが意味する通り、素子４２４はｗｓＳバー信号立下
りエツジと並行したゲート４１８の出力の論理状態でラ
ッチする。素子４２４の出力信号はこのラッチされた信
号であり、それはマルチプレクサ４２２の他の入力に加
えられる。マルチプレクサ４２２の状態はＯＲゲート４
２６の出力により制御され、その入力はＦＴモード信号
と低速書込みモードセレクト信号である。ＦＴもしくは
低速書込みの一方が選択されると、マルチプレクサ４２
２はＥＩＬＥ信号をＡＮＤゲート４２８へ加える。他方
、ＥＴと高速書込みの双方が選択されると、マルチプレ
クサ４２２は素子４２４の出力をＡＮＤゲート４２８へ
加える。ＡＮＤゲート４２８への他の入力は（低速書込
みセレクト信号により制御された）マルチプレクサ４３
０から由来する。
ベルが意味する通り、素子４２４はｗｓＳバー信号立下
りエツジと並行したゲート４１８の出力の論理状態でラ
ッチする。素子４２４の出力信号はこのラッチされた信
号であり、それはマルチプレクサ４２２の他の入力に加
えられる。マルチプレクサ４２２の状態はＯＲゲート４
２６の出力により制御され、その入力はＦＴモード信号
と低速書込みモードセレクト信号である。ＦＴもしくは
低速書込みの一方が選択されると、マルチプレクサ４２
２はＥＩＬＥ信号をＡＮＤゲート４２８へ加える。他方
、ＥＴと高速書込みの双方が選択されると、マルチプレ
クサ４２２は素子４２４の出力をＡＮＤゲート４２８へ
加える。ＡＮＤゲート４２８への他の入力は（低速書込
みセレクト信号により制御された）マルチプレクサ４３
０から由来する。
低速書込みが選択されると、マルチプレクサ４３０はＶ
ＣＣ（論理１）をＡＮＤゲート４２８へ加える。さもな
ければ、マルチプレクサ４３０は素子４３２の出力をＡ
ＮＤゲート４２８へ加える。素子４３２はその入力通路
のうちの一つにインバータ４３４を備えたマルチプレク
サである。ＷＳバー信号は素子４３２０両入力通路に加
えられ、その素子内のマルチプレクサの状態はＦＴ信号
により制御される。従って、ＦＴが選択された場合には
、素子４３２は反転ＷＳバー信号（ＷＳもしくはＷＳＦ
Ｔ）をマルチプレクサ４３０へ加え、ＥＴが選択された
とき、素子４３２はＷ Ｓバー（ＷＳＥＴ）をマルチプ
レクサ４３０へ加える。ＡＮＤゲート４２８の出力信号
はＢマクロセル３１０内で入力フリ７プフロフプラソチ
３９２をイネーブルにするために使用されるＩＬＥ信号
である。第４図に示すように、ラッチ３９２の各々は関
連するＥＴ／ＦＴフリップフロップセレクト素子３２に
より選択されたＥＴモードとＦＴモードを有効に備えて
いる。ＥＴモードにおいて、各ラッチ３９２はＩＬＥ信
号中の一定の遷移（殊に、ＷＳバー信号の立上りエツジ
と並行したＩＬＥ信号遷移）に応答する。他方、ＦＴモ
ードにおいては、各ラッチ３９２はＷＳバー信号が論理
０へ移行するときにデータを受は取る。典型的ラッチ３
９２の実施例が第７図に示されており、以下に説明する
。
ＣＣ（論理１）をＡＮＤゲート４２８へ加える。さもな
ければ、マルチプレクサ４３０は素子４３２の出力をＡ
ＮＤゲート４２８へ加える。素子４３２はその入力通路
のうちの一つにインバータ４３４を備えたマルチプレク
サである。ＷＳバー信号は素子４３２０両入力通路に加
えられ、その素子内のマルチプレクサの状態はＦＴ信号
により制御される。従って、ＦＴが選択された場合には
、素子４３２は反転ＷＳバー信号（ＷＳもしくはＷＳＦ
Ｔ）をマルチプレクサ４３０へ加え、ＥＴが選択された
とき、素子４３２はＷ Ｓバー（ＷＳＥＴ）をマルチプ
レクサ４３０へ加える。ＡＮＤゲート４２８の出力信号
はＢマクロセル３１０内で入力フリ７プフロフプラソチ
３９２をイネーブルにするために使用されるＩＬＥ信号
である。第４図に示すように、ラッチ３９２の各々は関
連するＥＴ／ＦＴフリップフロップセレクト素子３２に
より選択されたＥＴモードとＦＴモードを有効に備えて
いる。ＥＴモードにおいて、各ラッチ３９２はＩＬＥ信
号中の一定の遷移（殊に、ＷＳバー信号の立上りエツジ
と並行したＩＬＥ信号遷移）に応答する。他方、ＦＴモ
ードにおいては、各ラッチ３９２はＷＳバー信号が論理
０へ移行するときにデータを受は取る。典型的ラッチ３
９２の実施例が第７図に示されており、以下に説明する
。
第７図に示されている如（、典型的な入力フリップフロ
ップラフチ３９２は交叉接続インバータ７９０ａ、７９
０ｂを備えた上部“マスター”段と、交叉接続インバー
タ７９０ Ｃ。
ップラフチ３９２は交叉接続インバータ７９０ａ、７９
０ｂを備えた上部“マスター”段と、交叉接続インバー
タ７９０ Ｃ。
７９０ｄを備えた下部“スレイブ段から構成される。Ｆ
ＴＩＬＥＮはＥＴ／ＦＴモードセレクト信号とＩＬＥ信
号の論理的組合わせである。
ＴＩＬＥＮはＥＴ／ＦＴモードセレクト信号とＩＬＥ信
号の論理的組合わせである。
ＦＴモードでは常にＦＴＩ ＬＥＮ＝１である。
ＥＴモードではＦＴＩ ＬＥＮ＝Ｉ ＬＥＮである。
ラッチ３９２内へ選択的にラッチされるデータ信号はマ
スタ一段の一方側へ直接加えられ、インバータにより反
転されマスタ一段の他方側へ加えられる。マスタ一段の
２つの側はそれぞれＮチャネル伝達ゲート７９２ｃ、７
９２ｄを介してスレイプ段の２つの側へ接続される。Ｉ
ＬＥ信号はＮチャネル伝達ゲート７９２ｃ、７９２ｄと
Ｎチャネルトランジスタ７９６を介してマスタ一段から
スレイブ段へデータを転送するために使用される。ラッ
チの出力はバッファ７９８から派生する。従って、ＥＴ
モード （ＦＴＩＬＥＮ＝ＩＬＥＮ）の場合、ラッチ３９２はＦ
ＴＩ ＬＥＮが論理１から論理Ｏへ遷移したときのデー
タ信号値でラッチする。他方、ＦＴモード（ＦＴＩ Ｌ
ＥＮ＝１）の場合、データ信号“フロースルー”ゲート
７’９２ａ。
スタ一段の一方側へ直接加えられ、インバータにより反
転されマスタ一段の他方側へ加えられる。マスタ一段の
２つの側はそれぞれＮチャネル伝達ゲート７９２ｃ、７
９２ｄを介してスレイプ段の２つの側へ接続される。Ｉ
ＬＥ信号はＮチャネル伝達ゲート７９２ｃ、７９２ｄと
Ｎチャネルトランジスタ７９６を介してマスタ一段から
スレイブ段へデータを転送するために使用される。ラッ
チの出力はバッファ７９８から派生する。従って、ＥＴ
モード （ＦＴＩＬＥＮ＝ＩＬＥＮ）の場合、ラッチ３９２はＦ
ＴＩ ＬＥＮが論理１から論理Ｏへ遷移したときのデー
タ信号値でラッチする。他方、ＦＴモード（ＦＴＩ Ｌ
ＥＮ＝１）の場合、データ信号“フロースルー”ゲート
７’９２ａ。
７９２ｂおよびラッチ３９２はＩＬＥが０に達したとき
のデータ信号値でラッチする。
のデータ信号値でラッチする。
以上より第４図に関して高速書込みの選択によってＷＳ
バー信号は論理アレイ４１２と関連した伝播遅れを経験
せずにＩＬＥＰ項と論理的に組合わされることになるこ
とが判るであろう。
バー信号は論理アレイ４１２と関連した伝播遅れを経験
せずにＩＬＥＰ項と論理的に組合わされることになるこ
とが判るであろう。
高速書込みが選択されたと仮定すると、ＥＴの追加選択
に′より入力ラッチ３９２はＩＬＥ信号内の特定の遷移
と並行した内部バス２０からデータを受は取ることにな
る。上記遷移自体はＷＳバー信号内の一定の遷移（特に
ＷＳバー信号の立上りエツジ）と並行する。従って、ラ
ッチ３９２へのデータ入力のタイミングはＷＳバー信号
に関してすこぶる正確に制御できるため内部バス２０を
介して高速のデータ通信を容易にすることができる。ま
た、内部バス２０がバスポートへ接続されるため、これ
は今度はデバイス１０を高速マイクロプロセッサへ直接
接続するために必要とされる正確にタイミングをとった
バスポートデータ通信を可能にする。
に′より入力ラッチ３９２はＩＬＥ信号内の特定の遷移
と並行した内部バス２０からデータを受は取ることにな
る。上記遷移自体はＷＳバー信号内の一定の遷移（特に
ＷＳバー信号の立上りエツジ）と並行する。従って、ラ
ッチ３９２へのデータ入力のタイミングはＷＳバー信号
に関してすこぶる正確に制御できるため内部バス２０を
介して高速のデータ通信を容易にすることができる。ま
た、内部バス２０がバスポートへ接続されるため、これ
は今度はデバイス１０を高速マイクロプロセッサへ直接
接続するために必要とされる正確にタイミングをとった
バスポートデータ通信を可能にする。
さて、ＯＬＥ信号の発生を考察すると、論理アレイ４１
２内の２つのＰ項の出力信号は（素子４１４，４１６．
４１８および４２０に類似した）素子４４０の集積によ
り論理的に組合わされてＡＮＤゲート４４２の入力の一
つへ加えられるイネーブル出力ラッチイネーブルライト
（ＥＯＬＥＲ）信号をつくりだす。ＡＮＤゲート４４２
への他方入力はマルチプレクサ４４４から到来し、低速
ＯＬＥモードが（２２０に類似の）ＥＰＲＯＭ素子４４
６により選択される場合Ｖ ＣＣ（８！を理１）、高速
ＯＬＥモード（低速ＯＬＥモードの補完モード）が選択
された場合には、ＣＬＫＲ信号の何れかである。ＡＮＤ
ゲート４４２の０ＬＥＲ出力信号はデバイス１０の右手
の各Ｂマクロセル３１０中の出力ラッチ３８４のＧもし
くはイネーブル入力端子に加えられる（同様にしてデバ
イス１０の右側の対応する０ＬＥＬ信号が使用される）
。従って、高速と低速のＯＬＥモードは高速と低速のリ
ードライトモードに概念上かつ動作上類似していること
が判るであろう。高速ＯＬＥモードの場合、ＯＬＥ信号
のタイミングは出力ラッチ制御２項がイネーブル信号を
供給しながら（論理アレイ４１２を通過することにより
アンダーレイされた）関連ＣＬＫ信号により制御される
。他方、低速ＯＬＥモードの場合、Ｐ項はタイミング信
号とイネーブル信号の両方であるため、もし望むならば
関連するＣＬＫピンを解放し必要に応じて普通の入力ピ
ンとして使用できるようにする。叙述が進むにつれ明ら
かとなるように、高速ＯＬＥモードは高速の読取り動作
モードを容易にする。
２内の２つのＰ項の出力信号は（素子４１４，４１６．
４１８および４２０に類似した）素子４４０の集積によ
り論理的に組合わされてＡＮＤゲート４４２の入力の一
つへ加えられるイネーブル出力ラッチイネーブルライト
（ＥＯＬＥＲ）信号をつくりだす。ＡＮＤゲート４４２
への他方入力はマルチプレクサ４４４から到来し、低速
ＯＬＥモードが（２２０に類似の）ＥＰＲＯＭ素子４４
６により選択される場合Ｖ ＣＣ（８！を理１）、高速
ＯＬＥモード（低速ＯＬＥモードの補完モード）が選択
された場合には、ＣＬＫＲ信号の何れかである。ＡＮＤ
ゲート４４２の０ＬＥＲ出力信号はデバイス１０の右手
の各Ｂマクロセル３１０中の出力ラッチ３８４のＧもし
くはイネーブル入力端子に加えられる（同様にしてデバ
イス１０の右側の対応する０ＬＥＬ信号が使用される）
。従って、高速と低速のＯＬＥモードは高速と低速のリ
ードライトモードに概念上かつ動作上類似していること
が判るであろう。高速ＯＬＥモードの場合、ＯＬＥ信号
のタイミングは出力ラッチ制御２項がイネーブル信号を
供給しながら（論理アレイ４１２を通過することにより
アンダーレイされた）関連ＣＬＫ信号により制御される
。他方、低速ＯＬＥモードの場合、Ｐ項はタイミング信
号とイネーブル信号の両方であるため、もし望むならば
関連するＣＬＫピンを解放し必要に応じて普通の入力ピ
ンとして使用できるようにする。叙述が進むにつれ明ら
かとなるように、高速ＯＬＥモードは高速の読取り動作
モードを容易にする。
さて、次に０ＬＯＤＲと０ＬＯＤＬ信号の発生について
述べると論理アレイ４１２内の２つのＰ項の出力信号は
（素子４１４，４１６゜４１８および４２０に類似した
）素子４５０の集中により論理的に組合わされ点線４６
０により囲まれた集中素子に加えられるバスライト（Ｅ
ＴＯＢＲ）信号にイネーブル転送出力をつくりだす。第
４図は、ＥＴＯＢＲ信号からバスライト（ＴＯＢＲ）信
号へ転送出力をつくりだすために使用される全論理を示
すと共に、ＴＯＢＲとＴＯＢＬ信号から０ＬＯＤＲ。
述べると論理アレイ４１２内の２つのＰ項の出力信号は
（素子４１４，４１６゜４１８および４２０に類似した
）素子４５０の集中により論理的に組合わされ点線４６
０により囲まれた集中素子に加えられるバスライト（Ｅ
ＴＯＢＲ）信号にイネーブル転送出力をつくりだす。第
４図は、ＥＴＯＢＲ信号からバスライト（ＴＯＢＲ）信
号へ転送出力をつくりだすために使用される全論理を示
すと共に、ＴＯＢＲとＴＯＢＬ信号から０ＬＯＤＲ。
０ＬＯＤＬ、バスポート入力イネーブル（Ｂ Ｐ Ｉ
Ｅ）およびＢＰＯＥ信号をつくりだすために使用される
全論理を示す。この論理は、第５図と第６図により詳し
く示す（一方の第４図と、他方の第５図、第６図にはそ
れぞれ異なった名称を有する信号がある）。信号の対応
関係は次の通りである。ＲＳＮ＝ＲＳバー；５ＬＯＲＤ
Ｎ−非低速読取りもしくは高速読取り； ＴＯＢＬＰＴ
＝ＴＯＢｌｚ７）積項もしくはＥＴＯＢＬ ； ＴＯＢ
ＲＰＴ＝ＴＯＢライト積項もしくはＥＴＯＢＲ；ＴＯＢ
ＬＮ＝非ＴＯＢレフトもしくはＴＯＢＬバー；ＴＯＢＲ
Ｎ＝非ＴＯＢライトもしくはＴＯＢＲバー ； ＢＰＯ
ＥＰＴ−ＢＰＯＥ積項もしくはＥＢＰＯＥ）。第４図に
示す如く、ＲＳバー信号はインバータ４６２により反転
されマルチプレクサ４６４０入力の一つに加えられる。
Ｅ）およびＢＰＯＥ信号をつくりだすために使用される
全論理を示す。この論理は、第５図と第６図により詳し
く示す（一方の第４図と、他方の第５図、第６図にはそ
れぞれ異なった名称を有する信号がある）。信号の対応
関係は次の通りである。ＲＳＮ＝ＲＳバー；５ＬＯＲＤ
Ｎ−非低速読取りもしくは高速読取り； ＴＯＢＬＰＴ
＝ＴＯＢｌｚ７）積項もしくはＥＴＯＢＬ ； ＴＯＢ
ＲＰＴ＝ＴＯＢライト積項もしくはＥＴＯＢＲ；ＴＯＢ
ＬＮ＝非ＴＯＢレフトもしくはＴＯＢＬバー；ＴＯＢＲ
Ｎ＝非ＴＯＢライトもしくはＴＯＢＲバー ； ＢＰＯ
ＥＰＴ−ＢＰＯＥ積項もしくはＥＢＰＯＥ）。第４図に
示す如く、ＲＳバー信号はインバータ４６２により反転
されマルチプレクサ４６４０入力の一つに加えられる。
マルチプレクサ４６４の他方入力はＶＣＣ（論理１）へ
接続され、マルチプレクサ４６４の状態はすでに述べた
ばかりの低速リードセレクトＥＰＲＯＭ素子３６により
制御される。従って、高速リード（低速リードの補完モ
ード）が選択されると、マルチプレクサ４６４は反転Ｒ
Ｓバー（ＲＳ）信号をＡＮＤゲート４６６へ入力の一つ
に加える。他方、低速読取りが選択されると、マルチプ
レクサ４６４はＶＣＣをＡＮＤゲート４６６へ加える。
接続され、マルチプレクサ４６４の状態はすでに述べた
ばかりの低速リードセレクトＥＰＲＯＭ素子３６により
制御される。従って、高速リード（低速リードの補完モ
ード）が選択されると、マルチプレクサ４６４は反転Ｒ
Ｓバー（ＲＳ）信号をＡＮＤゲート４６６へ入力の一つ
に加える。他方、低速読取りが選択されると、マルチプ
レクサ４６４はＶＣＣをＡＮＤゲート４６６へ加える。
ＡＮＤゲート４６６への他方入力は上記のＥＴＯＢＲ信
号である。
号である。
ＡＮＤゲート４６６のＴＯＢＲ出力信号は論理要素４６
８により（同様にしてチップの左側に発生させられた）
ＴＯＢＬ信号と論理的に組合わされる（既に説明した幾
つかの追加的要素とＡＮＤゲート４６６の左側対応部分
を追加した）論理要素４６８が第５図には詳しく示され
ている。
８により（同様にしてチップの左側に発生させられた）
ＴＯＢＬ信号と論理的に組合わされる（既に説明した幾
つかの追加的要素とＡＮＤゲート４６６の左側対応部分
を追加した）論理要素４６８が第５図には詳しく示され
ている。
第５図と第６図はチップ製作に似ているため、これら図
面中に示した論理要素のタイプは第４図の対応部分と若
干異なる。素子の基本的対応関係は第４図ないし第６図
会体にわたって同じ最後の２つの参照番号数字を用いる
ことによって示される。第５図に示す如く、論理要素４
６８はＮＯＲゲート５７０ａ、５７０ｂとインバータ５
７２ａ、５７２ｂを相互接続することによって最初に生
ずるＴＯＢＬとＴＯＢＨの一つがデバイス１０の関連側
の出力ラッチ３８４が内部バス２０を捕捉することがで
きるようになっている。これは適当な０ＬＯＤＬと０Ｌ
ＯＤＲ信号をつ（りだし駆動素子３８６に加えることに
よって行われる。かくして、内部バス２０を使用するに
つきデバイス１０の２つの側の間で発生する競合はその
ＴＯＢ信号がまづ論理素子４６８に加えられる側に有利
になるように自動的に解決される。以前バスを割り当て
られなかったデバイス１０の側は後に到来するＴＯＢ信
号が有効である限り最初に加えられたＴ ＯＢ （前号
がゼロに復帰した後バスに割当てられることになろう。
面中に示した論理要素のタイプは第４図の対応部分と若
干異なる。素子の基本的対応関係は第４図ないし第６図
会体にわたって同じ最後の２つの参照番号数字を用いる
ことによって示される。第５図に示す如く、論理要素４
６８はＮＯＲゲート５７０ａ、５７０ｂとインバータ５
７２ａ、５７２ｂを相互接続することによって最初に生
ずるＴＯＢＬとＴＯＢＨの一つがデバイス１０の関連側
の出力ラッチ３８４が内部バス２０を捕捉することがで
きるようになっている。これは適当な０ＬＯＤＬと０Ｌ
ＯＤＲ信号をつ（りだし駆動素子３８６に加えることに
よって行われる。かくして、内部バス２０を使用するに
つきデバイス１０の２つの側の間で発生する競合はその
ＴＯＢ信号がまづ論理素子４６８に加えられる側に有利
になるように自動的に解決される。以前バスを割り当て
られなかったデバイス１０の側は後に到来するＴＯＢ信
号が有効である限り最初に加えられたＴ ＯＢ （前号
がゼロに復帰した後バスに割当てられることになろう。
高速書込み対低速書込みのケースにおけるように、高速
読取りモードにおいてＲＳバー信号は論理アレイ４１２
内を伝播する必要なしに出力ラッチ３８４から内部バス
２０へのデータ伝送のタイミングを提供する。従って、
高速読取りデータ転送はタイミング情報とイネーブル情
報とが共に論理アレイ４１２から到来する低速読取りデ
ータ転送よりもずっと正確にタイミングをとることがで
きる。それ故、（普通高速ＯＬＥと相俟って）高速読取
りを用いて高速データ通信、殊にバスポートを介して高
速マイクロプロセッサとの通信を容易にすることができ
る。
読取りモードにおいてＲＳバー信号は論理アレイ４１２
内を伝播する必要なしに出力ラッチ３８４から内部バス
２０へのデータ伝送のタイミングを提供する。従って、
高速読取りデータ転送はタイミング情報とイネーブル情
報とが共に論理アレイ４１２から到来する低速読取りデ
ータ転送よりもずっと正確にタイミングをとることがで
きる。それ故、（普通高速ＯＬＥと相俟って）高速読取
りを用いて高速データ通信、殊にバスポートを介して高
速マイクロプロセッサとの通信を容易にすることができ
る。
さて今度はバスポートをイネーブル化するための信号（
第１図の底部と、更に第４図の右側に沿って示す）につ
いて考察すると、論理アレイ４１２の２つのＰ項の出力
信号は（素子４１４゜４１６．４１８および４２０に類
似した）素子４８０の集中により論理的に組合わされイ
ネーブルバスポート出カイネーブル（ＥＢＰＯＥ）信号
をつくりだす。この信号は第４図（更に第６図）に示し
たようなＴＯＢＬとＴＯＢＲと論理的に組合わされてＢ
ＰＯＥとＢＰＩＥをつくりだす。例えば、第４図に示す
ようにもしデバイス１０の左側もしくは右側の何れかが
データを内部パス２０へ出力したければ、ＴＯＢ信号の
一方もしくは他方は論理１となることによってＯＲゲー
ト４８２の出力を論理１とすることになろう。もしＥＢ
ＰＯＥが同様にして論理１であれば、ＡＮＤゲート４８
４の出力は論理１となり、バスポート出力駆動素子２８
ａはイネーブルとなろう。内部パス２０上に現われるデ
ータはそれ故バスを経由してデバイス１０から関連マイ
クロプロセッサの如き外部デバイスへ転送することがで
きる。同時にＴＯＢ信号のうちの何れかが論理１である
場合には、ＮＯＲゲート４８６はＢＰＩＥをして論理Ｏ
に移行せしめることによってバスポート入力駆動素子２
８ｂをディスエーブル化する。これはどんな外部デバイ
ス（関連するマイクロプロセッサの如き）もデバイス１
０の左右何れかの側が内部バスへ書込もうとしている間
バスポートを介して内部バス２０上へ任意のデータを内
部バス２０上へ置くことを妨げる。他方、ＴＯＢ信号の
何れも論理１でなく、従って内部バス２０が空いている
場合には、ＢＰＩＥは論理１であるためバスポート入力
ドライバ２８ｂをイネーブルにする。
第１図の底部と、更に第４図の右側に沿って示す）につ
いて考察すると、論理アレイ４１２の２つのＰ項の出力
信号は（素子４１４゜４１６．４１８および４２０に類
似した）素子４８０の集中により論理的に組合わされイ
ネーブルバスポート出カイネーブル（ＥＢＰＯＥ）信号
をつくりだす。この信号は第４図（更に第６図）に示し
たようなＴＯＢＬとＴＯＢＲと論理的に組合わされてＢ
ＰＯＥとＢＰＩＥをつくりだす。例えば、第４図に示す
ようにもしデバイス１０の左側もしくは右側の何れかが
データを内部パス２０へ出力したければ、ＴＯＢ信号の
一方もしくは他方は論理１となることによってＯＲゲー
ト４８２の出力を論理１とすることになろう。もしＥＢ
ＰＯＥが同様にして論理１であれば、ＡＮＤゲート４８
４の出力は論理１となり、バスポート出力駆動素子２８
ａはイネーブルとなろう。内部パス２０上に現われるデ
ータはそれ故バスを経由してデバイス１０から関連マイ
クロプロセッサの如き外部デバイスへ転送することがで
きる。同時にＴＯＢ信号のうちの何れかが論理１である
場合には、ＮＯＲゲート４８６はＢＰＩＥをして論理Ｏ
に移行せしめることによってバスポート入力駆動素子２
８ｂをディスエーブル化する。これはどんな外部デバイ
ス（関連するマイクロプロセッサの如き）もデバイス１
０の左右何れかの側が内部バスへ書込もうとしている間
バスポートを介して内部バス２０上へ任意のデータを内
部バス２０上へ置くことを妨げる。他方、ＴＯＢ信号の
何れも論理１でなく、従って内部バス２０が空いている
場合には、ＢＰＩＥは論理１であるためバスポート入力
ドライバ２８ｂをイネーブルにする。
その時マイクロプロセッサの如き外部デバイスはバスポ
ートと内部バス２０を介してデータをデバイス１０へ転
送することができる。ＢＰＯＥはＢＰＩＥが１である場
合には常にゼロである。
ートと内部バス２０を介してデータをデバイス１０へ転
送することができる。ＢＰＯＥはＢＰＩＥが１である場
合には常にゼロである。
バスポートを使用するための競合しあう外部要求の調停
に関しては（第１図に示しまた上記したように）ＷＳバ
ー信号とＲＳバー信号の双方とも（上記したような）高
速動作モードと高速書取り動作モードを可能にする論理
回路と共にＥＰＲＯＭアレイに移行、するという点に注
目されたい。（バスポートを介してデータを出力する）
読取り動作と（バスポートを介してデータを入力する）
書取り動作の双方の条件が同時に生ずる場合にはＥＢＰ
ＯＥ、ＥＴＯＢＲ。
に関しては（第１図に示しまた上記したように）ＷＳバ
ー信号とＲＳバー信号の双方とも（上記したような）高
速動作モードと高速書取り動作モードを可能にする論理
回路と共にＥＰＲＯＭアレイに移行、するという点に注
目されたい。（バスポートを介してデータを出力する）
読取り動作と（バスポートを介してデータを入力する）
書取り動作の双方の条件が同時に生ずる場合にはＥＢＰ
ＯＥ、ＥＴＯＢＲ。
ＥＴＯＢＬおよびＥＩＬＥを発生させるＰ項中のＷＳ（
！：Ｒ３のワード線により制御された（第４図中に論理
アレイ４１２を符号を附した）ＥＰＲＯＭアレイのプロ
グラマブル素子を適当にプログラミングすることによっ
て調停プロトコルを確立することができる。例えば、書
込み動作が読取り動作に先行することになっている場合
には、ＥＴＯＢとＥＢＰＯＥの積項は論理アレイ４２に
加えられるＷＳ信号により論理アレイ４１２内で条件づ
けられることによってＷＳバーが１の場合（すなわちＷ
Ｓが０であることによって示される書込み動作が存在し
ない場合）にのみＥＴＯＢとＥＢＰＯＥは１となり得よ
う。
！：Ｒ３のワード線により制御された（第４図中に論理
アレイ４１２を符号を附した）ＥＰＲＯＭアレイのプロ
グラマブル素子を適当にプログラミングすることによっ
て調停プロトコルを確立することができる。例えば、書
込み動作が読取り動作に先行することになっている場合
には、ＥＴＯＢとＥＢＰＯＥの積項は論理アレイ４２に
加えられるＷＳ信号により論理アレイ４１２内で条件づ
けられることによってＷＳバーが１の場合（すなわちＷ
Ｓが０であることによって示される書込み動作が存在し
ない場合）にのみＥＴＯＢとＥＢＰＯＥは１となり得よ
う。
一方、読取り動作が書込み動作に先行することになって
いる場合には、ＥＩＬＥ積項は論理アレイに加えられる
Ｒ３信号により論理アレイ４１２内で条件付けられるこ
とによってＲＳバーが１の場合（すなわちＲ３が０であ
ることによって示されるような読取り動作要求が存在し
ない場合）にのみＥＩＬＥは１となることができる。
いる場合には、ＥＩＬＥ積項は論理アレイに加えられる
Ｒ３信号により論理アレイ４１２内で条件付けられるこ
とによってＲＳバーが１の場合（すなわちＲ３が０であ
ることによって示されるような読取り動作要求が存在し
ない場合）にのみＥＩＬＥは１となることができる。
先に述べた通り素子４６０は競合しあう使用が同時に行
われないように内部バス２０の使用を割り当てる。以下
はそれぞれの使用を可能にし他の競合する同時的な使用
を防止する内部バス２０と制御信号の可能な使用を表に
したものである。
われないように内部バス２０の使用を割り当てる。以下
はそれぞれの使用を可能にし他の競合する同時的な使用
を防止する内部バス２０と制御信号の可能な使用を表に
したものである。
内部バスの機能 ＢＰＩＥ ＩＬＥＸ 且ＢＸ
ＢＰＯＥｌ、左もしくは右側もし １ １．Ｑ
Ｏ，００くはその両側へのバ ０．１ スポート １．１ ２、バスポートに対して ＯＯ，０１，０１左もしくは
右側 ０，１３、左側対右側もしくは
０ １．０ ０．１ ０その逆（バスポート
０．１ １．０が同時に出力されな い） ４、左側対右側もしくは ０ １，０ ０，１ １
その逆（バスポート ０，１ １．０が同時に出
力される） 第１図のＥＰＲＯＭアレイの如きプログラマブル素子と
第２図の素子２２０の如きアーキテクチュア制御素子に
関してＥＰＲＯＭ項を使用したけれども、その代りにこ
れらのプログラマブル素子を当業者に周知の他の多くの
やり方で製作できることができることを理解されたい。
ＢＰＯＥｌ、左もしくは右側もし １ １．Ｑ
Ｏ，００くはその両側へのバ ０．１ スポート １．１ ２、バスポートに対して ＯＯ，０１，０１左もしくは
右側 ０，１３、左側対右側もしくは
０ １．０ ０．１ ０その逆（バスポート
０．１ １．０が同時に出力されな い） ４、左側対右側もしくは ０ １，０ ０，１ １
その逆（バスポート ０，１ １．０が同時に出
力される） 第１図のＥＰＲＯＭアレイの如きプログラマブル素子と
第２図の素子２２０の如きアーキテクチュア制御素子に
関してＥＰＲＯＭ項を使用したけれども、その代りにこ
れらのプログラマブル素子を当業者に周知の他の多くの
やり方で製作できることができることを理解されたい。
ＥＰＲＯＭに対する可能な代替的手段中には電子的に消
去可能な、電子的にプログラマブルな読取り専用メモリ
（ＥＢＦＲＯＭ） 、遮断可能な素子、ランダムアク
セスメモリ （ＲＡＭ）、リードオンリメモリ （ＲＯ
Ｍ）およびその他の任意のプログラマブルおよび（もし
くは）再プログラマブルな記憶素子があり、その全ては
（ＥＰＲＯＭを含めて）本文中と添付請求範囲中におい
て「プログラマブル素子」もしくは「プログラマブル手
段」と呼称されている。同様にして、これらプログラマ
ブル素子もしくはプログラマブル手段は本文中と請求範
囲においてそれらの状態を示す出力信号をつくりだすも
のと説明されているが、これは単に便宜的な包括的な用
語であって説明と請求範囲の範囲内にある多くの実施例
においてこれらの素子はプログラマブル素子のプログラ
ミングされた状態に応じて異なって贈与された信号を有
するにすぎないということを理解されたい。
去可能な、電子的にプログラマブルな読取り専用メモリ
（ＥＢＦＲＯＭ） 、遮断可能な素子、ランダムアク
セスメモリ （ＲＡＭ）、リードオンリメモリ （ＲＯ
Ｍ）およびその他の任意のプログラマブルおよび（もし
くは）再プログラマブルな記憶素子があり、その全ては
（ＥＰＲＯＭを含めて）本文中と添付請求範囲中におい
て「プログラマブル素子」もしくは「プログラマブル手
段」と呼称されている。同様にして、これらプログラマ
ブル素子もしくはプログラマブル手段は本文中と請求範
囲においてそれらの状態を示す出力信号をつくりだすも
のと説明されているが、これは単に便宜的な包括的な用
語であって説明と請求範囲の範囲内にある多くの実施例
においてこれらの素子はプログラマブル素子のプログラ
ミングされた状態に応じて異なって贈与された信号を有
するにすぎないということを理解されたい。
以上は本発明の原理を例示的に解説したものであって、
当業者は本発明の範囲と精神から逸脱せずに各種の変更
を施すことが可能なことが理解されるであろう。例えば
、ＡとＢのマクロセルの数は各マクロセル内に使用され
た論理アレイ２項の数と同様に必要に応じて変更するこ
とができる。
当業者は本発明の範囲と精神から逸脱せずに各種の変更
を施すことが可能なことが理解されるであろう。例えば
、ＡとＢのマクロセルの数は各マクロセル内に使用され
た論理アレイ２項の数と同様に必要に応じて変更するこ
とができる。
第１図は本発明の原理に従って構成したプログラマブル
集積回路論理アレイデバイスの回路ブロック線図、 第２図ないし第４図は第１図のデバイスの一部の詳細な
回路ブロック線図、 第５図と第６図は第１図と第４図の装置の一部の詳細な
回路線図、 第７図は第１図、第３図、第４図の構成部分の詳細な回
路線図である。 １０、、、プログラマブル集積回路論理アレイ素子Ａ、
Ｂ、、、マクロセル ２２．、、アレイ２３０ 、、、
レジスタフリップフロップ０−７ 、、、バスポートピ
ン ２８ａ、２８ｂ 、、、 トライステート駆動素子２
２２．２２４ 、、、マルチプレクサ素子２３６、 、
、ゲート ２３０．、、レジスフ２４６、、
、Ａ Ｎ Ｄゲート ３７２． 、 、 Ｎ Ａ Ｎ
Ｄゲート４１２ 、、、論理アレイ ４３４．、、
インバータ３９２ 、、、ラッチ １９８．、、
バンファ特許出願人 アルテラ コーポレーション７９
θａ− ＦＩＧ７ 手続補正書彷担 昭和６３年３月６日
集積回路論理アレイデバイスの回路ブロック線図、 第２図ないし第４図は第１図のデバイスの一部の詳細な
回路ブロック線図、 第５図と第６図は第１図と第４図の装置の一部の詳細な
回路線図、 第７図は第１図、第３図、第４図の構成部分の詳細な回
路線図である。 １０、、、プログラマブル集積回路論理アレイ素子Ａ、
Ｂ、、、マクロセル ２２．、、アレイ２３０ 、、、
レジスタフリップフロップ０−７ 、、、バスポートピ
ン ２８ａ、２８ｂ 、、、 トライステート駆動素子２
２２．２２４ 、、、マルチプレクサ素子２３６、 、
、ゲート ２３０．、、レジスフ２４６、、
、Ａ Ｎ Ｄゲート ３７２． 、 、 Ｎ Ａ Ｎ
Ｄゲート４１２ 、、、論理アレイ ４３４．、、
インバータ３９２ 、、、ラッチ １９８．、、
バンファ特許出願人 アルテラ コーポレーション７９
θａ− ＦＩＧ７ 手続補正書彷担 昭和６３年３月６日
Claims (23)
- （１）それぞれがマクロセルに加えられるデータを選択
的に格納するための入力手段とマクロセルからデータを
選択的に出力するための出力手段とを備えた複数のマク
ロセルであって第１と第２の群に分割され前記群の各々
が複数のマクロセルを備えたものと、 その各々が前記群の各々の中のマクロセルの各一つの入
力手段と出力手段に接続された複数の信号線を備えたバ
スと、 前記群の何れか一方の出力手段がデータを前記バスへ出
力することを可能ならしめ前記群の双方の出力手段がデ
ータを前記バスへ同時に出力することを防止するための
制御手段と からなることを特徴とするプログラマブル集積回路論理
アレイデバイス。 - （２）前記制御手段が、 前記第１と第２の群とそれぞれ関連し、データが関連群
により出力される場合に第１と第２の転送出力をバス要
求信号に対してそれぞれつくりだすためのバス手段に対
する第１と第２の転送出力と、 バス要求信号に対する前記第１と第２の転送出力に応答
し、前記バス調停論理手段に加えられるバス要求信号に
対する前記第１と第２の転送出力のうちの第１のものと
関連した群の出力手段をイネーブルにするためのバス調
停論理手段と からなることを特徴とする特許請求の範囲第１項に記載
のデバイス。 - （３）前記バス調停論理手段が更に、 バス要求信号に対する前記第１と第２の転送出力に応答
し、前記バス調停手段に加えられるバス要求信号に対す
る前記第１と第２の転送出力のうちの第１のものと関連
しない群の出力手段をディスエーブルするための手段か
らなることを特徴とする特許請求の範囲第２項に記載の
デバイス。 - （４）前記バス調停論理手段が更に、 バス要求信号に対する前記第１と第２の転送出力に応答
し、前記第１の信号が終了したときに前記バス調停論理
手段に加えられるバス要求信号に対する前記第１と第２
の転送出力のうちの第１のものと関連した群の出力手段
をディスエーブルしバス要求信号に対する前記転送出力
のうちの他方がその時依然として前記バス調停手段へ加
えられている場合他方群の出力手段をイネーブルとする
ための手段を備えることを特徴とする特許請求の範囲第
３項に記載のデバイス。 - （５）前記バスに接続され、外部デバイスによりそれ自
身に加えられるデータを前記バスへ選択的に加えるため
の入力ゲート手段と、前記バスからのデータを前記外部
デバイスへ加えるために前記バスポートへ選択的に加え
るための出力ゲート手段とを備えるバスポートと、 前記制御手段が前記群の何れか一方の出力手段が前記バ
スへデータを出力することを可能にしている間に前記入
力ゲート手段をインヒビットするための追加的制御手段
と からなることを特徴とする特許請求の範囲第１項に記載
のデバイス。 - （６）前記制御手段が前記群の何れもが前記バスへデー
タを出力することを可能にしていない間前記入力ゲート
手段をイネーブルとするための制御手段からなることを
特徴とする特許請求の範囲第５項に記載のデバイス。 - （７）前記制御手段が前記群の何れか一方の出力手段が
データを前記バスへ出力することを可能にしている間だ
け前記出力ゲート手段がイネーブルとなることを可能に
するための制御手段を備えることを特徴とする特許請求
の範囲第６項に記載のデバイス。 - （８）データを前記バスへ出力していない前記群の入力
手段に前記バスからのデータを格納させることによって
前記群の何れか一方から前記群の他方へ前記バスを介し
てデータが転送可能にするための手段を備えることを特
徴とする特許請求の範囲第１項に記載のデバイス。 - （９）それぞれ前記第１と第２の群と関連し、データが
前記バスから関連群へ入力されることになっている場合
にそれぞれ第１と第２の入力イネーブル信号をつくりだ
すための第１と第２の入力イネーブル手段と、 前記第１と第２の入力イネーブル信号を前記第１と第２
の群の前記入力手段へそれぞれ加え関連する入力イネー
ブル信号がつくりだされるときに前記入力手段をイネー
ブルにするための手段と を備えることを特徴とする特許請求の範囲第１項に記載
のデバイス。 - （１０）前記外部デバイスからデータを受取るためのバ
スポートと、 前記バスポートへ接続され前記バスポートへ加えられる
データへ選択的にラッチするための入力ラッチ手段と、 前記入力ラッチ手段をイネーブル化するために入力ラッ
チイネーブル信号をつくりだすための制御手段で（ｉ）
高速書込みモードもしくは低速書込みモードが予め選択
されているかを表示する出力信号をつくりだすためのプ
ログラマブル素子と、（ｉｉ）前記外部デバイスにより
前記デバイスへ加えられる書込みストローブ信号に応答
する書込みストローブ信号処理手段と、（ｉｉｉ）イネ
ーブル入力ラッチイネーブル信号を発生するための手段
と、（ｉｖ）１〜３項に応答して前記低速書込みモード
が選択されたときに前記イネーブル入力ラッチイネーブ
ル信号の発生に応じて前記入力ラッチイネーブル信号を
つくりだし前記高速書込みモードが選択されたときに前
記イネーブル入力ラッチイネーブル信号と前記書込みス
トローブ信号が同時的に発生するに応じて前記入力ラッ
チイネーブル信号をつくりだすための手段とを備えたも
のと を有することを特徴とする外部デバイスと共に使用する
ためのプログラマブル集積回路論理アレイデバイス。 - （１１）複数の入力を有する論理アレイ手段と、 前記書込みストローブ信号処理手段に加えられる信号を
前記入力のうちの一つに加えることによって前記書込み
ストローブ信号処理手段に加えられる信号が前記論理ア
レイ手段によっても使用されるようにするための手段と を備えることを特徴とする特許請求の範囲第１０項に記
載のデバイス。 - （１２）データを外部デバイスへ選択的に伝達するため
のバスポートと、 バスポート出力イネーブル信号をつくりだし前記バスポ
ートがデータを前記外部デバイスへ伝達することを許可
するための制御手段で、（ｉ）高速読取りモードもしく
は低速読取りモードが予め選択されたかどうかを表示す
る出力信号をつくりだすためのプログラマブル素子と、
（ｉｉ）前記外部デバイスにより前記デバイスに加えら
れる読取りストローブ信号に応答する読取りストローブ
信号処理手段と、（ｉｉｉ）イネーブルバスポート出力
イネーブル信号を発生するための手段と、（ｉｖ）前記
低速読取りモードが選択されたときに前記イネーブルバ
スポート出力イネーブル信号の発生に応じて前記バスポ
ート出力イネーブル信号をつくりだし、前記高速読取り
モードが選択されたときに前記イネーブルバスポート出
力イネーブル信号と前記読取りストローブ信号が同時に
発生するに応じて前記バスポート出力イネーブル信号を
つくりだすための前記１〜３項に応答する手段とからな
るものと からなることを特徴とする外部デバイスと共に使用する
ためのプログラマブル集積回路論理アレイデバイス。 - （１３）複数の入力を有する論理アレイ手段と、 前記読取りストローブ信号処理手段へ加えられる信号を
前記入力の一つに加えることによって前記読取りストロ
ーブ信号処理手段へ加えられる信号が前記論理アレイ手
段によっても使用されるようにするための手段と からなることを特徴とする特許請求の範囲第第１２項に
記載のデバイス。 - （１４）前記バスへ加えられるデータを搬送するための
バスと、 前記ラッチ手段へ加えられるデータを選択的に格納する
ために前記バスへ接続される出力ラッチ手段と、 前記ラッチ手段により格納されたデータを前記バスに対
して選択的に加えるための出力ゲート手段と、 前記ラッチ手段が前記ラッチ手段へ加えられるデータを
格納することを可能にするための出力ラッチイネーブル
信号をつくりだすための制御手段で、（ｉ）高速出力ラ
ッチイネーブルモードもしくは低速出力ラッチイネーブ
ルモードが予め選択されているかどうかを表示する出力
信号をつくりだすためのプログラマブル素子と、（ｉｉ
）前記クロック信号処理手段に加えられるクロック信号
に応答するクロック信号処理手段と、（ｉｉｉ）イネー
ブル出力ラッチイネーブル信号を発生させるための手段
と、（ｉｖ）前記低速出力ラッチイネーブルモードが選
択されたときに前記イネーブル出力ラッチイネーブル信
号の発生に応じて前記出力ラッチイネーブル信号をつく
りだし前記高速出力ラッチイネーブルモードが選択され
たときに前記イネーブル出力ラッチイネーブル信号とク
ロック信号の同時的発生に応答して前記出力ラッチイネ
ーブル信号をつくりだすための前記第１〜３項に応答す
る手段とを備えたものと からなることを特徴とするプログラマブル集積回路論理
アレイデバイス。 - （１５）複数の入力を有する論理アレイ手段と、 前記クロック信号処理手段に加えられる信号を前記入力
の一つに加えることによって前記クロック信号処理手段
に加えられる信号が前記論理アレイ手段によっても使用
されるようにするための手段と からなることを特徴とする特許請求の範囲第１４項に記
載のデバイス。 - （１６）前記出力ゲート手段が前記ラッチ手段により格
納されたデータを前記バスへ加えることを許可するため
の出力ゲートイネーブル信号をつくりだすための追加的
制御手段で、（ａ）高速読取りモードあるいは低速読取
りモードが予め選択されたかどうかを表示する出力信号
をつくりだすためのプログラマブル素子と、（ｂ）前記
読取りストローブ信号処理手段に加えられた読取りスト
ローブ信号に応答する読取りストローブ信号処理手段と
、（ｃ）イネーブル出力ゲートイネーブル信号を発生す
るための手段と、（ｄ）前記低速読取りモードが選択さ
れたときに前記イネーブル出力ゲートイネーブル信号の
発生に応じて前記出力ゲートイネーブル信号をつくりだ
し、前記高速読取りモードが選択されたときに前記イネ
ーブル出力ゲートイネーブル信号と読取りストローブ信
号の同時的発生に応じて前記出力ゲートイネーブル信号
をつくりだすための前記（ａ）〜（ｃ）項に応答する手
段とを有するものと からなることを特徴とする特許請求の範囲第１４項に記
載のデバイス。 - （１７）フロースルーモードもしくはエッヂトリガモー
ドが予め選択されているかどうかを表示する出力信号を
つくりだすためのプログラマブル手段と、 ラッチイネーブル制御信号を発生するための手段と、 前記フロースルーモードが選択されたときに前記ラッチ
イネーブル制御信号の所定の論理状態に応じて前記ラッ
チ手段に加えられるデータを格納し前記エッヂトリガモ
ードが選択されたときに前記ラッチイネーブル制御信号
の論理状態の所定の変化に応じて前記ラッチ手段に加え
られるデータを格納するための入力ラッチ手段と からなることを特徴とするプログラマブル集積回路論理
アレイデバイス。 - （１８）論理アレイ出力信号をつくりだすための論理ア
レイ手段と入出力ピンと、 前記論理アレイ出力信号を前記入出力ピンに選択的に加
えるためのゲート手段と、 論理アレイフィードバックモードもしくは入出力フィー
ドバックモードが予め選択されているかどうかを表示す
る出力信号をつくりだすためのプログラマブル手段と、 出力端子に選択的に接続可能な第１と第２の入力端子を
有するマルチプレクサで前記論理アレイ出力信号が前記
第１の入力端子に加えられ前記第２の入力端子が前記入
出力ピンに接続され、前記出力端子が前記論理アレイ手
段の入力へ接続され、前記マルチプレクサ手段が前記論
理アレイフィードバックモードが選択されたときに前記
第１入力端子と出力端子を接続し前記入出力フィードバ
ックモードが選択されたときに前記第２の入力端子と出
力端子を接続することによって前記プログラマブル手段
に応答するものと からなることを特徴とするプログラマブル集積回路論理
アレイデバイス。 - （１９）前記バスに加えられるデータを搬送するための
バスと、 バスモードが選択されたか否かを表示する出力信号をつ
くりだすための追加的プログラマブル手段と、 出力ポートへ選択的に接続可能な第１と第２の入力ポー
トを有する追加的マルチプレクサ手段で前記入出力ピン
が前記第１の入力ポートへ接続され前記バスが前記第２
の入力ポートへ接続され、前記追加マルチプレクサ手段
が前記バスモードが選択されないときに前記第１の入力
ポートを前記出力ポートへ接続し、また前記バスモード
が選択されるときに前記第２の入力ポートを前記出力ポ
ートへ接続することによって前記追加のプログラマブル
手段へ応答するものと からなることを特徴とする特許請求の範囲第１８項に記
載のデバイス。 - （２０）前記追加の論理アレイ入力が前記追加のマルチ
プレクサ出力ポート信号を選択的に格納し、その格納さ
れた信号を前記論理アレイ手段へ加えるための入力ラッ
チ手段からなることを特徴とする特許請求の範囲第１９
項に記載のデバイス。 - （２１）フロースルーモードもしくはエッヂトリガモー
ドが予め選択されているかどうかを表示する出力信号を
つくりだすための追加的プログラマブル手段と、 ラッチイネーブル制御信号を発生させるための制御手段
と、 前記追加のマルチプレクサ出力ポートと前記追加の論理
アレイ入力との間に接続され、前記追加のマルチプレク
サ出力信号を格納し前記フロースルーモードが選択され
たときに前記ラッチイネーブル制御信号の所定論理状態
に応答してその格納信号を前記追加の論理アレイ入力へ
加え、前記追加のマルチプレクサ出力信号を格納し、前
記エッヂトリガモードが選択されたときに前記ラッチイ
ネーブル制御信号の状態の所定の変化に応じてその格納
信号を前記追加の論理アレイ入力へ加えるための入力ラ
ッチ手段と からなることを特徴とする特許請求の範囲第１９項に記
載のデバイス。 - （２２）第１と第２の入力を備え論理アレイ出力信号を
つくりだすための論理アレイ手段と、 前記論理アレイ出力信号を前記第１の入力へ加えるため
の手段と、 入出力ピンと、 前記入出力ピンに加えられる信号を前記第２の入力へ加
えるための手段と、 デュアルフィードバックモードもしくは出力モードが予
め選択されているかどうかを表示する出力信号をつくり
だすためのプログラマブル手段と、 前記プログラマブル手段に応答し前記出力モードが選択
されたときに前記論理アレイ出力信号を前記入出力ピン
へ加え前記デュアルフィードバックモードが選択された
ときに前記論理アレイ出力信号と入出力ピンとの間の接
続を遮断するためのゲート手段と からなることを特徴とするプログラマブル集積回路論理
アレイデバイス。 - （２３）外部装置により読取られたデータを前記デバイ
スから選択的に出力し前記外部装置により書込まれたデ
ータを前記デバイスに入力するためのバスポートと、 書込み先行モードもしくは読取り先行モードが予め選択
されたかどうかを表示する出力信号をつくりだすための
プログラマブル手段と、 前記外部装置によりつくりだされた読取りと書込み要求
信号に応答し前記書込み先行モードが選択されず書込み
要求信号も存在していないときに読取り要求信号に応じ
て前記バスポートが前記デバイスからデータを出力させ
前記読取り先行モードが選択されず読取り要求信号も存
在しない場合に書込み要求に応じて前記バスポートが前
記デバイスにデータを入力させるための制御手段と からなることを特徴とする外部装置と共に使用するため
のプログラマブル集積回路論理アレイデバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US020,556 | 1987-03-02 | ||
| US07/020,556 US4969121A (en) | 1987-03-02 | 1987-03-02 | Programmable integrated circuit logic array device having improved microprocessor connectability |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63253725A true JPS63253725A (ja) | 1988-10-20 |
Family
ID=21799267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63022149A Pending JPS63253725A (ja) | 1987-03-02 | 1988-02-03 | プログラマブル集積回路論理アレイデバイス |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4969121A (ja) |
| EP (1) | EP0281215B1 (ja) |
| JP (1) | JPS63253725A (ja) |
| DE (1) | DE3888374T2 (ja) |
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