JPS6312059A - マイクロコンピユ−タの入出力ポ−ト - Google Patents
マイクロコンピユ−タの入出力ポ−トInfo
- Publication number
- JPS6312059A JPS6312059A JP61156538A JP15653886A JPS6312059A JP S6312059 A JPS6312059 A JP S6312059A JP 61156538 A JP61156538 A JP 61156538A JP 15653886 A JP15653886 A JP 15653886A JP S6312059 A JPS6312059 A JP S6312059A
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- JP
- Japan
- Prior art keywords
- latch
- output
- address
- input
- signal
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はアドレス出力、データ出力等のラッチを行な
えるようにしたマイクロコンピュータの出力ポートない
しは入出力ポート（本明細店ではこれらを総称して入出
力ポートという）にＰＡツる。
えるようにしたマイクロコンピュータの出力ポートない
しは入出力ポート（本明細店ではこれらを総称して入出
力ポートという）にＰＡツる。
マイクロコンピュータにおいて、１つの入出力ポートか
らデータおよびアドレスを出力する場合、マイクロコン
ピュータのタイミング特性の１項目であるアドレスホー
ルドタイムを改善するために、入出力ポートにアドレス
出力ラッチを設けることが行なわれる。第２図はそのよ
うな従来のアドレス出力ラッチ付出力ポートの基本回路
を示すものであり、モード切換えにより選択的にデータ
出力およびアドレス出力ができるようになっている。
らデータおよびアドレスを出力する場合、マイクロコン
ピュータのタイミング特性の１項目であるアドレスホー
ルドタイムを改善するために、入出力ポートにアドレス
出力ラッチを設けることが行なわれる。第２図はそのよ
うな従来のアドレス出力ラッチ付出力ポートの基本回路
を示すものであり、モード切換えにより選択的にデータ
出力およびアドレス出力ができるようになっている。
なお第２図は、それぞれ複数ビットのデータバス。
アドレスバスのうちの１ビットＤＢ、、ＡＤ、に■
ついて示すものである。
第２図において、データバスの１ビツトＤＢ。
はデータレジスターに接続され、アドレスバスの１ビッ
トＡＤ、はアドレスラッチ２に接続される。
トＡＤ、はアドレスラッチ２に接続される。
データレジスターの出力およびアドレスラッチ２の出力
は、モード切換え選択回路３により切換えられて、選択
的に出力バッファ４に与えられ、出力バッド５を介して
出力される。
は、モード切換え選択回路３により切換えられて、選択
的に出力バッファ４に与えられ、出力バッド５を介して
出力される。
データレジスターは、インバータ５ａ、、６ｂおよびト
ランスミッションゲート７ａ、７ｂより構成されるラッ
チをマスタ側とし、インバータ５ｃ。
ランスミッションゲート７ａ、７ｂより構成されるラッ
チをマスタ側とし、インバータ５ｃ。
６ｄおよびトランスミッションゲート７ｃ、７ｄより構
成されるラッチをスレーブ側とするマスタスレーブ型フ
リップフロップから成り、アドレスラッチ２は、インバ
ータ５ｅ、５ｆおよびトランスミッションゲート７ｅ、
７ｆより構成されるラッチから成っている。またモード
切換え選択回路３は、データレジスタ１と出力バッファ
４との間をオン／オフするためのトランスミッションゲ
ート７ｇおよび、アドレスラッチ２と出力バッファ４と
の間をオン／オフするためのトランスミッションゲート
７ｈから構成されている。８は制御信号発生回路であり
、インバータ６０〜６１を含み、上記トランスミッショ
ンゲート７ａ〜７ｈに入力されるＷＲＩＴＥ、ＷＲＩＴ
Ｅ、ＡＬＥ、ＡＬＥ。
成されるラッチをスレーブ側とするマスタスレーブ型フ
リップフロップから成り、アドレスラッチ２は、インバ
ータ５ｅ、５ｆおよびトランスミッションゲート７ｅ、
７ｆより構成されるラッチから成っている。またモード
切換え選択回路３は、データレジスタ１と出力バッファ
４との間をオン／オフするためのトランスミッションゲ
ート７ｇおよび、アドレスラッチ２と出力バッファ４と
の間をオン／オフするためのトランスミッションゲート
７ｈから構成されている。８は制御信号発生回路であり
、インバータ６０〜６１を含み、上記トランスミッショ
ンゲート７ａ〜７ｈに入力されるＷＲＩＴＥ、ＷＲＩＴ
Ｅ、ＡＬＥ、ＡＬＥ。
ＭＯＤ、ＭＯＤの各信号を発生している。出力バッファ
４は、バッファインバータ６ｊおよび一方極性の出カド
ランシタ９の対および、バッファインバータ６におよび
他方極性の出カドランシタ１０の対がそれぞれ、モード
切換え選択回路３と出力バッド５との間に接続されて構
成されている。
４は、バッファインバータ６ｊおよび一方極性の出カド
ランシタ９の対および、バッファインバータ６におよび
他方極性の出カドランシタ１０の対がそれぞれ、モード
切換え選択回路３と出力バッド５との間に接続されて構
成されている。
次に仙１１につい（説明りる。、ＭＯ＋’）信号”１ド
′の場合はデータレジスターの内容を出力するモードで
あり、このときモード切換え選択回路３のトランスミッ
ションゲート７ｑはオン、トランスミッションゲート７
ｈはオフとなって、データレジスターの内容はトランス
ミッションゲート７ｇを介して、出力バッファ４を経て
出力バッド５に出力される。データレジスターは上述し
たようにマスタスレーブ型のフリップフロップであり、
ＷＲＩＴＥ信号“Ｆ（ＴＩでデータをデータバスＢ・よ
りマスタ側に読み込み、ＷＲＩＴＥ信号“Ｌ”でモード
切換え選択回路３に出力するとともに、そのデータを次
のＷＲＩＴＥ信号立下りまでスレーブ側に保持する。
′の場合はデータレジスターの内容を出力するモードで
あり、このときモード切換え選択回路３のトランスミッ
ションゲート７ｑはオン、トランスミッションゲート７
ｈはオフとなって、データレジスターの内容はトランス
ミッションゲート７ｇを介して、出力バッファ４を経て
出力バッド５に出力される。データレジスターは上述し
たようにマスタスレーブ型のフリップフロップであり、
ＷＲＩＴＥ信号“Ｆ（ＴＩでデータをデータバスＢ・よ
りマスタ側に読み込み、ＷＲＩＴＥ信号“Ｌ”でモード
切換え選択回路３に出力するとともに、そのデータを次
のＷＲＩＴＥ信号立下りまでスレーブ側に保持する。
一方、ＭＯＤ信号“Ｌ”の場合はアドレス出力モードで
あり、このときモード切換え選択回路３のトランスミッ
ションゲート７ｇはオフ、トランスミッションゲート７
ｈはオンとなって、アドレスラッチ２の内容はトランス
ミッションゲート７ｈを介して、出力バッファ４を経て
出力バッド５に出）Ｉされる。ｊ′ドレスラツ１２は、
△Ｉ１１．”ｉｇ“ＨＩＴでアドレスをアドレスバスＡ
Ｄ、より読み込み、ＡＬＥ信号″“Ｌ ＩＴの期間その
内容を保持する。
あり、このときモード切換え選択回路３のトランスミッ
ションゲート７ｇはオフ、トランスミッションゲート７
ｈはオンとなって、アドレスラッチ２の内容はトランス
ミッションゲート７ｈを介して、出力バッファ４を経て
出力バッド５に出）Ｉされる。ｊ′ドレスラツ１２は、
△Ｉ１１．”ｉｇ“ＨＩＴでアドレスをアドレスバスＡ
Ｄ、より読み込み、ＡＬＥ信号″“Ｌ ＩＴの期間その
内容を保持する。
このように、従来のアドレスラッチ付の入出力ポートは
、データレジスタとは別に、アドレスデータをラッチす
るための特別のラッチ回路を有しており、かつこのラッ
チ回路はアドレス１ビツトに対して１個必要であるため
、アドレスビットが増加するに従ってゲート数が増え、
チップ上のパターン面積が大きくなるなどの問題があっ
た。
、データレジスタとは別に、アドレスデータをラッチす
るための特別のラッチ回路を有しており、かつこのラッ
チ回路はアドレス１ビツトに対して１個必要であるため
、アドレスビットが増加するに従ってゲート数が増え、
チップ上のパターン面積が大きくなるなどの問題があっ
た。
この発明は上記のような問題点を解消するためになされ
たもので、アドレス出力ラッチ付の入出力ポートを構成
するときに特別のラッチを付加する必要がなく、回路を
簡略化できるとともに、パターン面積を、削減すること
ができる、マイクロコンピュータの入出力ポートを提供
することを目的とする。
たもので、アドレス出力ラッチ付の入出力ポートを構成
するときに特別のラッチを付加する必要がなく、回路を
簡略化できるとともに、パターン面積を、削減すること
ができる、マイクロコンピュータの入出力ポートを提供
することを目的とする。
この発明に係るマイクロコンピュータの入出力ポートは
、所定のモードのとき、データレジスタに含まれる複数
段のラッチのうちの一部をアドレス信号、データ信号や
その他の信号の出力ラッチに切り換えるようにしたもの
である。
、所定のモードのとき、データレジスタに含まれる複数
段のラッチのうちの一部をアドレス信号、データ信号や
その他の信号の出力ラッチに切り換えるようにしたもの
である。
この発明においては、データレジスタに含まれる複数段
のラッチのうちの一部がモード切換えによりアドレス信
号、データ信号やその他の信号の出力ラッチに切り換わ
るので、データレジスタとは別の特別のラッチ回路を設
ける必要がない。
のラッチのうちの一部がモード切換えによりアドレス信
号、データ信号やその他の信号の出力ラッチに切り換わ
るので、データレジスタとは別の特別のラッチ回路を設
ける必要がない。
第１図は、この発明の一実施例を示す回路図である。こ
の実施例では、第２図の従来例と比較して、アドレスラ
ッチ２が省略されており、またモード切換え選択回路３
に代えて、モード切換え用のトランスミッションゲート
７ｉ、７ｊが、データレジスターおよび、アドレスバス
ＡＤ、の入力端にそれぞれ付加されている。トランスミ
ッションゲート７１は、データレジスターを構成するマ
スタスレーブ型フリップフロップのマスタ側のラッチ１
１とスレーブ側のラッチ１２との間に挿入され、アドレ
スバスＡＤ・は、トランスミッショ瞭 ンゲート７ｊを介して上記スレーブ側ラッチ１２と接続
される。データバスＤＢ、は、第２図の従来例と同様に
上記マスタ側ラッチ１１に接続され、また、データレジ
スターの内容は出力バッファ４に直接に与えられて、出
力バッド５から出力される。マスタ側ラッチ１１．スレ
ーブ側ラッチ１２および出力バッファ４は、第２図の従
来例と同様の構成を有している。
の実施例では、第２図の従来例と比較して、アドレスラ
ッチ２が省略されており、またモード切換え選択回路３
に代えて、モード切換え用のトランスミッションゲート
７ｉ、７ｊが、データレジスターおよび、アドレスバス
ＡＤ、の入力端にそれぞれ付加されている。トランスミ
ッションゲート７１は、データレジスターを構成するマ
スタスレーブ型フリップフロップのマスタ側のラッチ１
１とスレーブ側のラッチ１２との間に挿入され、アドレ
スバスＡＤ・は、トランスミッショ瞭 ンゲート７ｊを介して上記スレーブ側ラッチ１２と接続
される。データバスＤＢ、は、第２図の従来例と同様に
上記マスタ側ラッチ１１に接続され、また、データレジ
スターの内容は出力バッファ４に直接に与えられて、出
力バッド５から出力される。マスタ側ラッチ１１．スレ
ーブ側ラッチ１２および出力バッファ４は、第２図の従
来例と同様の構成を有している。
制御信号発生回路８はインバータ６ｑ、ｅ；を含み、第
２図の従来装置と同様にＷＲＩＴＥ、ＷＲＩＴＥ、ＭＯ
Ｄ、ＭＯＤ信号を発生するとともに、ＭＯＤ信号により
制御されるトランスミッションゲート７に、７ｍにより
ＡＬＥ信号とＷＲＩＴＥ信号とを切り換えてＣＮＴＲＬ
ＮＴＲ上成し、ざらにインバータ６ｍを介してＣＮＴＲ
ＬＮＴＲ上成する。マスタ側ラッチ１１のトランスミッ
ションゲート７ａ、７ｂはＷＲＩＴＥ信号により制御さ
れ、スレーブ側ラッチ１２のトランスミッションゲート
７ｃ、７ｄはＣＮＴＲＬＮＴＲ上り制御され、モード切
換えのためのトランスミッションゲート７ｉ、７ｊはＭ
ＯＤ信号により制御される。
２図の従来装置と同様にＷＲＩＴＥ、ＷＲＩＴＥ、ＭＯ
Ｄ、ＭＯＤ信号を発生するとともに、ＭＯＤ信号により
制御されるトランスミッションゲート７に、７ｍにより
ＡＬＥ信号とＷＲＩＴＥ信号とを切り換えてＣＮＴＲＬ
ＮＴＲ上成し、ざらにインバータ６ｍを介してＣＮＴＲ
ＬＮＴＲ上成する。マスタ側ラッチ１１のトランスミッ
ションゲート７ａ、７ｂはＷＲＩＴＥ信号により制御さ
れ、スレーブ側ラッチ１２のトランスミッションゲート
７ｃ、７ｄはＣＮＴＲＬＮＴＲ上り制御され、モード切
換えのためのトランスミッションゲート７ｉ、７ｊはＭ
ＯＤ信号により制御される。
次に動作について説明する。ＭＯＤ信号“Ｈ″の場合は
データ出力モードであり、このとき制御信号発生回路８
においてトランスミッションゲート７にはオフ、トラン
スミッションゲート７ｍはオンであるため、ＣＮＴＲＬ
ＮＴＲ 上ＮＴＲＬ＝ＷＲＩ ＴＥ ＣＮＴＲＬ＝ＷＲＩＴＥ となる。またモード切換え用のトランスミッションゲー
ト７１はオン、トランスミッションゲート７ｊはオフで
あるため、データレジスタ１は、データバスＤＢ、より
のデータ信号をＷＲＩＴＥ信号１１ ＨＩＩでマスタ側
ラッチ１１に読み込み、ＷＲＩＴＥ信号１１ Ｌ ＩＩ
でスレーブ側ラッチ１２にラッチして、これを次のＷＲ
ＩＴＥ信号の立下りまで保持するマスタスレーブ型ノリ
ツブフロップのデータレジスタとして動作する。スレー
ブ側ラッチ１２に保持された内容は、出力バッファ４を
介して出力バッド５に出力される。
データ出力モードであり、このとき制御信号発生回路８
においてトランスミッションゲート７にはオフ、トラン
スミッションゲート７ｍはオンであるため、ＣＮＴＲＬ
ＮＴＲ 上ＮＴＲＬ＝ＷＲＩ ＴＥ ＣＮＴＲＬ＝ＷＲＩＴＥ となる。またモード切換え用のトランスミッションゲー
ト７１はオン、トランスミッションゲート７ｊはオフで
あるため、データレジスタ１は、データバスＤＢ、より
のデータ信号をＷＲＩＴＥ信号１１ ＨＩＩでマスタ側
ラッチ１１に読み込み、ＷＲＩＴＥ信号１１ Ｌ ＩＩ
でスレーブ側ラッチ１２にラッチして、これを次のＷＲ
ＩＴＥ信号の立下りまで保持するマスタスレーブ型ノリ
ツブフロップのデータレジスタとして動作する。スレー
ブ側ラッチ１２に保持された内容は、出力バッファ４を
介して出力バッド５に出力される。
一方、ＭＯＤ信号ｉｉ Ｌ”の場合はアドレス出力モー
ドであり、このとき制御信号発生回路８においてトラン
スミッションゲート７にはオン、トランスミッションゲ
ート７ｍはオフであるため、ＣＮＴＲＬＮＴＲ 上ＮＴＲＬ＝ＡＬＥ ＣＮＴＲＬ＝ＡＬＥ となる。またモード切換え用のトランスミッションゲー
ト７１はオフ、トランスミッショングー１〜７ｊはオン
であるため、データレジスタ１のマスタ側ラッチ１１と
スレーブ側ラッチ１２とは切り離され、スレーブ側ラッ
チ１２は、アドレスバスＡＤ、よりのアドレス信号をＡ
ＬＥ信号“Ｈ１１で読み込み、ＡＬＥ信号１１ Ｌ Ｉ
Ｉの期間その内容を保持するアドレスラッチとして動作
する。保持された内容は、出力バッファ４を介して出力
バッド５に出力される。この場合、マスタ側ラッチ１１
は１段ラッチ構成のデータレジスタとして働くため、ア
ドレス出力モードの場合でもデータレジスタ１の内容は
保持され、またアドレス出力モード時にもデータレジス
タ１の内容を書き換えることが可能である。
ドであり、このとき制御信号発生回路８においてトラン
スミッションゲート７にはオン、トランスミッションゲ
ート７ｍはオフであるため、ＣＮＴＲＬＮＴＲ 上ＮＴＲＬ＝ＡＬＥ ＣＮＴＲＬ＝ＡＬＥ となる。またモード切換え用のトランスミッションゲー
ト７１はオフ、トランスミッショングー１〜７ｊはオン
であるため、データレジスタ１のマスタ側ラッチ１１と
スレーブ側ラッチ１２とは切り離され、スレーブ側ラッ
チ１２は、アドレスバスＡＤ、よりのアドレス信号をＡ
ＬＥ信号“Ｈ１１で読み込み、ＡＬＥ信号１１ Ｌ Ｉ
Ｉの期間その内容を保持するアドレスラッチとして動作
する。保持された内容は、出力バッファ４を介して出力
バッド５に出力される。この場合、マスタ側ラッチ１１
は１段ラッチ構成のデータレジスタとして働くため、ア
ドレス出力モードの場合でもデータレジスタ１の内容は
保持され、またアドレス出力モード時にもデータレジス
タ１の内容を書き換えることが可能である。
第１図の制御信号発生回路８は、全ビットに対して１個
設ければよく、アドレスのビット数が増えてもそれに対
応して特別の回路（第２図の従来例ではアドレスラッチ
２）を増設する必要がないので、ゲート数やパターン面
積などが増加することはない。
設ければよく、アドレスのビット数が増えてもそれに対
応して特別の回路（第２図の従来例ではアドレスラッチ
２）を増設する必要がないので、ゲート数やパターン面
積などが増加することはない。
なお上記実施例では、アドレスラッチ付の出力ポートの
例を示したが、第１図においてアドレスバスＡＤ、をデ
ータバスＤＢ、に変え、またＡＬＥ信号を適当なタイミ
ングのラッチ信号に変えれば、データバスラッチ付の入
出力ポートを構成することができる。またアドレス信号
やデータ信号以外の信号で、出力ラッチの必要な信号に
対しても、上記実施例と同様にしてこの発明を適用する
ことが可能である。
例を示したが、第１図においてアドレスバスＡＤ、をデ
ータバスＤＢ、に変え、またＡＬＥ信号を適当なタイミ
ングのラッチ信号に変えれば、データバスラッチ付の入
出力ポートを構成することができる。またアドレス信号
やデータ信号以外の信号で、出力ラッチの必要な信号に
対しても、上記実施例と同様にしてこの発明を適用する
ことが可能である。
以上説明したように、この発明によれば、データレジス
タに含まれる複数段のラッチのうちの１つをモード切換
えによりアドレス信号、データ信号等の出力ラッチに切
り換えるようにしたので、データレジスタとは別の特別
のラッチを設ける必要がなく、回路構成を簡単にできる
とともに、パターン面積を削減することができるという
効果が得られる。
タに含まれる複数段のラッチのうちの１つをモード切換
えによりアドレス信号、データ信号等の出力ラッチに切
り換えるようにしたので、データレジスタとは別の特別
のラッチを設ける必要がなく、回路構成を簡単にできる
とともに、パターン面積を削減することができるという
効果が得られる。
第１図はこの発明によるマイクロコンピュータの入出力
ポートの一実施例を示す回路図、第２図は従来のマイク
ロコンピュータのアドレス出力ラッチ付の入出力ポート
を示す回路図である。 図において、１はデータレジスタ、７１および７ｊはモ
ード切換え用トランスミッションゲート、８は制御信号
発生回路、１１はマスタ側ラッチ、１２はスレーブ側ラ
ッチである。 なお、各図中同一符号は同一または相当部分を示す。
ポートの一実施例を示す回路図、第２図は従来のマイク
ロコンピュータのアドレス出力ラッチ付の入出力ポート
を示す回路図である。 図において、１はデータレジスタ、７１および７ｊはモ
ード切換え用トランスミッションゲート、８は制御信号
発生回路、１１はマスタ側ラッチ、１２はスレーブ側ラ
ッチである。 なお、各図中同一符号は同一または相当部分を示す。
Claims (4)
- （１）複数段のラッチから成るデータレジスタを含んで
構成されるマイクロコンピュータの入出力ポートにおい
て、所定のモードのとき、前記複数段のラッチの一部を
アドレス信号、データ信号やその他の信号の出力ラッチ
に切換える手段を設けたことを特徴とするマイクロコン
ピュータの入出力ポート。 - （２）複数段のラッチの一部が出力ラッチに切換えられ
たときにも、データレジスタの内容は残りのラッチに保
持される、特許請求の範囲第１項記載のマイクロコンピ
ュータの入出力ポート。 - （３）複数段のラッチはマスタスレーブ型フリップフロ
ップであり、マスタ側とスレーブ側との間にモード切換
えスイッチを配置して所定モードのとき前記マスタ側と
スレーブ側とを切り離し、スレーブ側をアドレス信号、
データ信号やその他の信号の出力ラッチとして利用する
、特許請求の範囲第１項記載のマイクロコンピュータの
入出力ポート。 - （４）データレジスタの読出し／書込みを制御する信号
とアドレス信号、データ信号やその他の信号のラッチ状
態を制御する信号とを、所定モードを指示する信号によ
り切換えて、複数段のラッチの一部を制御するための信
号を作成する、特許請求の範囲第１項記載のマイクロコ
ンピュータの入出力ポート。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61156538A JPS6312059A (ja) | 1986-07-02 | 1986-07-02 | マイクロコンピユ−タの入出力ポ−ト |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61156538A JPS6312059A (ja) | 1986-07-02 | 1986-07-02 | マイクロコンピユ−タの入出力ポ−ト |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6312059A true JPS6312059A (ja) | 1988-01-19 |
Family
ID=15629979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61156538A Pending JPS6312059A (ja) | 1986-07-02 | 1986-07-02 | マイクロコンピユ−タの入出力ポ−ト |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6312059A (ja) |
-
1986
- 1986-07-02 JP JP61156538A patent/JPS6312059A/ja active Pending
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