JPS6325376B2 - - Google Patents
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- Publication number
- JPS6325376B2 JPS6325376B2 JP58155424A JP15542483A JPS6325376B2 JP S6325376 B2 JPS6325376 B2 JP S6325376B2 JP 58155424 A JP58155424 A JP 58155424A JP 15542483 A JP15542483 A JP 15542483A JP S6325376 B2 JPS6325376 B2 JP S6325376B2
- Authority
- JP
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- Prior art keywords
- input
- output means
- data
- control
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明はデータ処理システムのフオールバツク
における端末装置の制御方式に関する。
における端末装置の制御方式に関する。
(b) 技術の背景
近年データ処理技術の発達とその普及に伴い、
データ処理システムにより高速化、大規模化且多
様化するようになつた。
データ処理システムにより高速化、大規模化且多
様化するようになつた。
(c) 従来技術と問題点
第１図に従来における端末制御方式の概念図を
示す。図において１ａ，１ｂは中央処理装置
（cpu）、２ａ，２ｂは記憶装置（MEM）、３ａ，
３ｂはバス、４ａ，４ｂは入出力チヤネル装置
（MC）、５aa〜am，５ba〜bmは端末制御装置
（TC）および６aaa〜６aan，６ama〜６amn，
６baa〜６ban，６bma〜６bmnは端末装置（Ｔ）
である。尚cpu１ａ，ｂ、MEM２ａ，ｂ、バス
３ａ，ｂ、MC4a，ｂおよびTC５aa〜bmは並列
ビツト伝送による２重制御系であり、それぞれサ
フイツクスを異にするだけで例えばTC５aaと
TC５bmは共通機能を構成部材である。これに対
しＴ６aaa〜６bmnに入出力されるデータは直列
伝送であり、且これ等は単数または複数の異なる
機種よりなる。図の構成ではそれぞれcpu１ａ，
１ｂはそれぞれMC４ａ，４ｂを介し該MC４ａ，
４ｂと各TC５aa〜bmは交叉接続による２重制
御系を構成し、各TC５aa〜bmはＴ６aaa〜bmn
をそれぞれ分担して制御する。正常動作時におい
てはcpu１ａはMEM２ａ、バス３aMC４ａ（以
下Ａ系）はTC５aa〜amを介して、Ｔ６aaa〜
amnを制御し、cpu１ｂ以下のＢ系はTC５ba〜
bmを介し、Ｔ６baa〜bmnを制御してデータ処
理を行う。次に例えばＡ系に障害を発生してその
機能が停止する異常時にはＢ系のMC４ｂが交叉
接続する制御ラインによつてフオールバツクしＴ
６aaa〜amnを制御してＴ６aaa〜amnを含めた
すべてのＴ６aaa〜bmnを制御してデータ処理を
行う。このように従来の２重制御系による端末制
御方式におけるフオールバツクを確保するために
MC４ａ，ｂとTC５aa〜bm相互間に並列ｎビツ
ト伝送による例えば16ビツト制御ラインを設ける
ことによつて実現しているので、該制御ラインと
これに伴う制御回路が数多く必要となり、これに
伴う接続と保守が煩しい欠点があつた。
示す。図において１ａ，１ｂは中央処理装置
（cpu）、２ａ，２ｂは記憶装置（MEM）、３ａ，
３ｂはバス、４ａ，４ｂは入出力チヤネル装置
（MC）、５aa〜am，５ba〜bmは端末制御装置
（TC）および６aaa〜６aan，６ama〜６amn，
６baa〜６ban，６bma〜６bmnは端末装置（Ｔ）
である。尚cpu１ａ，ｂ、MEM２ａ，ｂ、バス
３ａ，ｂ、MC4a，ｂおよびTC５aa〜bmは並列
ビツト伝送による２重制御系であり、それぞれサ
フイツクスを異にするだけで例えばTC５aaと
TC５bmは共通機能を構成部材である。これに対
しＴ６aaa〜６bmnに入出力されるデータは直列
伝送であり、且これ等は単数または複数の異なる
機種よりなる。図の構成ではそれぞれcpu１ａ，
１ｂはそれぞれMC４ａ，４ｂを介し該MC４ａ，
４ｂと各TC５aa〜bmは交叉接続による２重制
御系を構成し、各TC５aa〜bmはＴ６aaa〜bmn
をそれぞれ分担して制御する。正常動作時におい
てはcpu１ａはMEM２ａ、バス３aMC４ａ（以
下Ａ系）はTC５aa〜amを介して、Ｔ６aaa〜
amnを制御し、cpu１ｂ以下のＢ系はTC５ba〜
bmを介し、Ｔ６baa〜bmnを制御してデータ処
理を行う。次に例えばＡ系に障害を発生してその
機能が停止する異常時にはＢ系のMC４ｂが交叉
接続する制御ラインによつてフオールバツクしＴ
６aaa〜amnを制御してＴ６aaa〜amnを含めた
すべてのＴ６aaa〜bmnを制御してデータ処理を
行う。このように従来の２重制御系による端末制
御方式におけるフオールバツクを確保するために
MC４ａ，ｂとTC５aa〜bm相互間に並列ｎビツ
ト伝送による例えば16ビツト制御ラインを設ける
ことによつて実現しているので、該制御ラインと
これに伴う制御回路が数多く必要となり、これに
伴う接続と保守が煩しい欠点があつた。
(d) 発明の目的
本発明の目的は上記の欠点を除去するため、フ
オールバツクのためにMC４ａ，ｂとTC５aa〜
bmに設ける交叉接続の制御ラインに代り対応す
るTC相互間にフオールバツク制御線を設けて制
御ラインの数とMC４ａ，ｂにおける例えば１６
ビツトの入出力回路を半減せしめてフオールバツ
クに伴う接続と保守を簡易にするデータ処理シス
テムにおける端末装置制御方式を提供しようとす
るものである。
オールバツクのためにMC４ａ，ｂとTC５aa〜
bmに設ける交叉接続の制御ラインに代り対応す
るTC相互間にフオールバツク制御線を設けて制
御ラインの数とMC４ａ，ｂにおける例えば１６
ビツトの入出力回路を半減せしめてフオールバツ
クに伴う接続と保守を簡易にするデータ処理シス
テムにおける端末装置制御方式を提供しようとす
るものである。
(e) 発明の構成
この目的は、データを入出力する複数の端末装
置および該端末装置の各群毎にそのデータを集配
信する複数の端末制御装置を配し、２台の中央制
御装置により制御する二重化データ処理システム
において、該各端末制御装置は自系列の中央処理
装置に対応して並列データを入出力する第１の入
出力手段、複数の自系列支配下端末装置に対応し
てその直列データを別途入出力する第２の入出力
手段、該第２入出力手段を選択して該端末装置に
よる直列データならびに第１入出力手段の並列デ
ータを相互に変換して中継制御する送受信制御手
段、二重化他系列の端末制御装置に対応する直列
データを入出力する第３の入出力手段、該第３入
出力手段を対応する二重化他系列の第３入出力手
段に相互接続する手段、およびフオールバツク制
御に際し送受信制御手段における対第２入出力手
段の接続を抑止しつゝ対第３入出力手段の接続に
切換える手段を具備し、送受信制御手段は正常デ
ータ処理時において自系列端末装置に対応して第
２入出力手段による直列データを且中央処理装置
に対応して並列データを第１入出力手段により入
出力しつゝデータ処理に伴う中継動作を実行する
と共に、他至列のシステムダウンにおいては、該
切換手段を作動せしめて自系列の中央処理装置と
他系列の端末装置を対応せしめる中継動作を第３
入出力手段を経由して実行することを特徴とする
端末装置制御方式を提供することによつて達成す
ることが出来る。
置および該端末装置の各群毎にそのデータを集配
信する複数の端末制御装置を配し、２台の中央制
御装置により制御する二重化データ処理システム
において、該各端末制御装置は自系列の中央処理
装置に対応して並列データを入出力する第１の入
出力手段、複数の自系列支配下端末装置に対応し
てその直列データを別途入出力する第２の入出力
手段、該第２入出力手段を選択して該端末装置に
よる直列データならびに第１入出力手段の並列デ
ータを相互に変換して中継制御する送受信制御手
段、二重化他系列の端末制御装置に対応する直列
データを入出力する第３の入出力手段、該第３入
出力手段を対応する二重化他系列の第３入出力手
段に相互接続する手段、およびフオールバツク制
御に際し送受信制御手段における対第２入出力手
段の接続を抑止しつゝ対第３入出力手段の接続に
切換える手段を具備し、送受信制御手段は正常デ
ータ処理時において自系列端末装置に対応して第
２入出力手段による直列データを且中央処理装置
に対応して並列データを第１入出力手段により入
出力しつゝデータ処理に伴う中継動作を実行する
と共に、他至列のシステムダウンにおいては、該
切換手段を作動せしめて自系列の中央処理装置と
他系列の端末装置を対応せしめる中継動作を第３
入出力手段を経由して実行することを特徴とする
端末装置制御方式を提供することによつて達成す
ることが出来る。
(f) 発明の実施例
以下図面を参照しつゝ本発明の一実施例につい
て説明する。
て説明する。
第２図は本発明の一実施例における端末装置制
御方式の概念図、第３図はそのブロツク図を示
す。
御方式の概念図、第３図はそのブロツク図を示
す。
図において１ａ，１ｂは中央制御装置（cpu）、
２ａ，２ｂは記憶装置（MEM）、３ａ，３ｂは
バス、４ａ，４ｂは入出力インタフエース
（MC）、５０aa〜５０am，５０ba〜５０bmは端
末制御装置（TC）、６aaa〜６aan…６ama〜６
amn，６baa〜６ban…６bmn〜６bmnは端末装
置（Ｔ）７ａ〜７ｎはフオールバツク用制御線で
ある。更に５１は第１ドライバ／レシーバ（第
1DV／RV）、５２は送受信制御部（TRC）、５３
はデマルチプレクサ（DEMPX）、５４はマルチ
プレクサ（MPX）、５５はアドレスレジスタ、５
６ａ〜５６ｎは第２ドライバ／レシーバ（第
2DV／RV）、５７ａ，５７ｂ，５７ｃ，５７ｄ
は第３ドライバ／レシーバ（第3DV／RV）、５
８ａ，５８ｂ，５８ｃは切換回路、５９はセツト
リセツトフリツプフロツプ回路（RS−FF）、
AND１，AND２はアンド回路、ORはオア回路
およびNORは）ア回路である。図の構成部材を
示す符号で第１図の従来と共通の符号を有するも
のは従来と共通の機能と特性を有する。本発明の
一実施例では従来MC４ａ，４ｂはそれぞれ自系
のTC５aa〜５amTC５ba〜５bmに制御ライン
を有する他系のTC５ba〜５bm，TC５aa〜５
amとの間に従来備えていた交叉接続する制御ラ
インに代えてTC５０aa〜TC５０ba間…TC５０
am〜TC５０bm間にフオールバツク用の制御線
７ａ〜７ｎを有している。本実施例において正常
動作では各々cpu１ａおよびcpu１ｂは自系のTC
を例えばTC５０aaを介してＴ６aaa〜６aanを制
御する。即ち第３図に示すようにＴ字５０aaで
は、MC４ａを介しcpu１ａに接続されているの
で、Ｔ６aaa〜６aaanへの送信データまたはＴ６
aaa〜６aanよりの受信データは、MC４ａより
第1DV／RV５１に並列データ５１に入出力さ
れ、第1DV／RV５１はTRC５２は図示省略した
がデータ蓄積機能および並直列データ変換機能を
備えており、フオールバツク制御を実行していな
いこの状態ではロードシエア信号（LS）がFF５
９に入力されリセツト状態にあるのでFF５９の
Ｑから１が出力されており、Ｔ６aaa〜６aanへ
の送信データ（Ｔ−DATA）は切換回路５８ａ
のAND１，ORを介してDEMPX５３に印加され
る。同様にＴ６aaa〜６aanから何れかを選択す
るアドレスデータ信号（ADD DATA）は切換
回路５８ｃを介してアドレスレジスタ５５に入力
されアドレス信号（ADD）としてDEMPX５３，
MPX５４の選択信号入力に印加されているので、
前出のDEMPX５３に印加されているＴ−
DATAはADDによる例えばａ端子に出力され第
2DV／RV５６ａを介し、Ｔ６aaaに送出される。
一方Ｔ６aaaが選択された状態でのＴ６aaaから
の受信データ（Ｒ−DATA）は第2DV／RV５６
ａを介し、MPX５４に入力され、MPX５４は
DEMPX５３と同様のADDにより端子ａを選択
しているので切換回路５８ａを介しTRC５２、
第1DV／RV５１経由MC４ａへ並列データとし
て送出されることに従来における正常動作と同様
切換回路５８ａ，５８ｂ，５８ｃが介在しない直
接接続されている状態に変りはない。しかし他系
こゝでは例えばcpu１ｂのＢ系がシステムダウン
して、その旨通知を受けるかＴ６baa〜bmnの
ADD DATAを有するＴ−DATAが着信して
TRC５２がフオールバツク動作を検出し且実行
するときは、TRC５２がFF５９にフオールバツ
ク信号（FB）を印加してセツト状態にあるので、
FF５９のから０が送出され、TRC５２からの
Ｔ−DATAおよびADD DATAのDEMPX５３
およびアドレスレジスタ５５への印加は阻止さ
れ、支配下Ｔ６aaa〜Ｔ６aanからのＲ−DATA
のTRC５２への受信も阻止される。また図示省
略したがフオールバツクされる側のこゝではTC
５０baはシステムダウンになつた時点でTC５０
のLSが解除されFBがセツトされTC５０baにお
けるFFのＯからは０が出力される状態となるが
抑止信号（INH）が送出されてTC50baのINVの
出力は０レベルに抑止されているものとする。従
つてフオールバツクを実行する側の切換回路５８
ａ〜ｃのAND2には第3DV／RV５７ｄへ制御線
７ａを介し該NORの０が受信されてフオールバ
ツク上り信号（FB−up）が受信され送受信制御
部TRCによる支配下Ｔ６aaa〜６aanへの入出力
制御は抑止される。一方フオールバツクするTC
５０aaにおけるFF５９のからは０が送出され、
INVからの出力１によるフオールバツク下り信
号（FB−DN）が第3DV／RV５７ｄから制御線
７ａを介して送出され、TC５０baではフオール
バツク上り信号（FB−up）となるのと同様に、
TC５０baからの送信データ下り信号（Ｔ−
DATA−DN）、アドレスデータ下り信号（ADD
−DATA−DN）はそれぞれTC５０ba内では送
信データ上り信号（Ｔ−DATA−up）、アドレス
データ上り信号（ADD−DATA−up）になつて
そのDEMPX、アドレスレジスタに印加され、
TC５０ba支配下のＴ６baa〜６banにおける何れ
かを選択して送出される。またＴ６baa〜６ban
からのデータも同様にTC５０baのMPXから受
信データ下り信号（Ｒ−DATA−DN）となつて
送出され、制御線７ａを介して第３DV／RV５
７ｂから受信データ上り信号（Ｒ−DATA−up）
となつて入力され、切換回路５８ｂ、を介して
TRC５２に入力される。このようにcpu１ａ系が
正常、cpu１ｂ系がダウンしたときはTC５０aa
のTRC５２が制御線７ａで接続された対応する
TC50ba支配下のＴ６baa〜banを制御してフオー
ルバツク動作を実行する。以上のフオールバツク
制御動作はTC５０aa〜５０bmがすべて共通の
構成を有するので、制御線７ａ〜７ｎで接続され
る組合せ毎にフオールバツク制御を実行すること
が出来る。尚第2DV／RV５６ａ〜５６ｎとＴ６
aaa〜６aanとの接続線は同時にドライバ、レシ
ーバが動作することがないので単線表示とし、制
御線７ａ〜７ｎは複数表示として説明したがフオ
ールバツクされる側の各回路が切離されている保
証があれば第3DV／RV５７ａ〜ｃ用は単線によ
つても良く、本発明の特許請求範囲を限定するも
のではない。
２ａ，２ｂは記憶装置（MEM）、３ａ，３ｂは
バス、４ａ，４ｂは入出力インタフエース
（MC）、５０aa〜５０am，５０ba〜５０bmは端
末制御装置（TC）、６aaa〜６aan…６ama〜６
amn，６baa〜６ban…６bmn〜６bmnは端末装
置（Ｔ）７ａ〜７ｎはフオールバツク用制御線で
ある。更に５１は第１ドライバ／レシーバ（第
1DV／RV）、５２は送受信制御部（TRC）、５３
はデマルチプレクサ（DEMPX）、５４はマルチ
プレクサ（MPX）、５５はアドレスレジスタ、５
６ａ〜５６ｎは第２ドライバ／レシーバ（第
2DV／RV）、５７ａ，５７ｂ，５７ｃ，５７ｄ
は第３ドライバ／レシーバ（第3DV／RV）、５
８ａ，５８ｂ，５８ｃは切換回路、５９はセツト
リセツトフリツプフロツプ回路（RS−FF）、
AND１，AND２はアンド回路、ORはオア回路
およびNORは）ア回路である。図の構成部材を
示す符号で第１図の従来と共通の符号を有するも
のは従来と共通の機能と特性を有する。本発明の
一実施例では従来MC４ａ，４ｂはそれぞれ自系
のTC５aa〜５amTC５ba〜５bmに制御ライン
を有する他系のTC５ba〜５bm，TC５aa〜５
amとの間に従来備えていた交叉接続する制御ラ
インに代えてTC５０aa〜TC５０ba間…TC５０
am〜TC５０bm間にフオールバツク用の制御線
７ａ〜７ｎを有している。本実施例において正常
動作では各々cpu１ａおよびcpu１ｂは自系のTC
を例えばTC５０aaを介してＴ６aaa〜６aanを制
御する。即ち第３図に示すようにＴ字５０aaで
は、MC４ａを介しcpu１ａに接続されているの
で、Ｔ６aaa〜６aaanへの送信データまたはＴ６
aaa〜６aanよりの受信データは、MC４ａより
第1DV／RV５１に並列データ５１に入出力さ
れ、第1DV／RV５１はTRC５２は図示省略した
がデータ蓄積機能および並直列データ変換機能を
備えており、フオールバツク制御を実行していな
いこの状態ではロードシエア信号（LS）がFF５
９に入力されリセツト状態にあるのでFF５９の
Ｑから１が出力されており、Ｔ６aaa〜６aanへ
の送信データ（Ｔ−DATA）は切換回路５８ａ
のAND１，ORを介してDEMPX５３に印加され
る。同様にＴ６aaa〜６aanから何れかを選択す
るアドレスデータ信号（ADD DATA）は切換
回路５８ｃを介してアドレスレジスタ５５に入力
されアドレス信号（ADD）としてDEMPX５３，
MPX５４の選択信号入力に印加されているので、
前出のDEMPX５３に印加されているＴ−
DATAはADDによる例えばａ端子に出力され第
2DV／RV５６ａを介し、Ｔ６aaaに送出される。
一方Ｔ６aaaが選択された状態でのＴ６aaaから
の受信データ（Ｒ−DATA）は第2DV／RV５６
ａを介し、MPX５４に入力され、MPX５４は
DEMPX５３と同様のADDにより端子ａを選択
しているので切換回路５８ａを介しTRC５２、
第1DV／RV５１経由MC４ａへ並列データとし
て送出されることに従来における正常動作と同様
切換回路５８ａ，５８ｂ，５８ｃが介在しない直
接接続されている状態に変りはない。しかし他系
こゝでは例えばcpu１ｂのＢ系がシステムダウン
して、その旨通知を受けるかＴ６baa〜bmnの
ADD DATAを有するＴ−DATAが着信して
TRC５２がフオールバツク動作を検出し且実行
するときは、TRC５２がFF５９にフオールバツ
ク信号（FB）を印加してセツト状態にあるので、
FF５９のから０が送出され、TRC５２からの
Ｔ−DATAおよびADD DATAのDEMPX５３
およびアドレスレジスタ５５への印加は阻止さ
れ、支配下Ｔ６aaa〜Ｔ６aanからのＲ−DATA
のTRC５２への受信も阻止される。また図示省
略したがフオールバツクされる側のこゝではTC
５０baはシステムダウンになつた時点でTC５０
のLSが解除されFBがセツトされTC５０baにお
けるFFのＯからは０が出力される状態となるが
抑止信号（INH）が送出されてTC50baのINVの
出力は０レベルに抑止されているものとする。従
つてフオールバツクを実行する側の切換回路５８
ａ〜ｃのAND2には第3DV／RV５７ｄへ制御線
７ａを介し該NORの０が受信されてフオールバ
ツク上り信号（FB−up）が受信され送受信制御
部TRCによる支配下Ｔ６aaa〜６aanへの入出力
制御は抑止される。一方フオールバツクするTC
５０aaにおけるFF５９のからは０が送出され、
INVからの出力１によるフオールバツク下り信
号（FB−DN）が第3DV／RV５７ｄから制御線
７ａを介して送出され、TC５０baではフオール
バツク上り信号（FB−up）となるのと同様に、
TC５０baからの送信データ下り信号（Ｔ−
DATA−DN）、アドレスデータ下り信号（ADD
−DATA−DN）はそれぞれTC５０ba内では送
信データ上り信号（Ｔ−DATA−up）、アドレス
データ上り信号（ADD−DATA−up）になつて
そのDEMPX、アドレスレジスタに印加され、
TC５０ba支配下のＴ６baa〜６banにおける何れ
かを選択して送出される。またＴ６baa〜６ban
からのデータも同様にTC５０baのMPXから受
信データ下り信号（Ｒ−DATA−DN）となつて
送出され、制御線７ａを介して第３DV／RV５
７ｂから受信データ上り信号（Ｒ−DATA−up）
となつて入力され、切換回路５８ｂ、を介して
TRC５２に入力される。このようにcpu１ａ系が
正常、cpu１ｂ系がダウンしたときはTC５０aa
のTRC５２が制御線７ａで接続された対応する
TC50ba支配下のＴ６baa〜banを制御してフオー
ルバツク動作を実行する。以上のフオールバツク
制御動作はTC５０aa〜５０bmがすべて共通の
構成を有するので、制御線７ａ〜７ｎで接続され
る組合せ毎にフオールバツク制御を実行すること
が出来る。尚第2DV／RV５６ａ〜５６ｎとＴ６
aaa〜６aanとの接続線は同時にドライバ、レシ
ーバが動作することがないので単線表示とし、制
御線７ａ〜７ｎは複数表示として説明したがフオ
ールバツクされる側の各回路が切離されている保
証があれば第3DV／RV５７ａ〜ｃ用は単線によ
つても良く、本発明の特許請求範囲を限定するも
のではない。
(g) 発明の効果
以上説明したように本発明によればフオールバ
ツク制御のためにMC４ａ，ｂとTC５aa〜bmに
設ける従来の交叉接続の制御ラインとMC４ａ，
ｂに設ける入出力回路を削除し、対応するTC５
aa〜amとTC５ba〜bm間に設けるフオールバツ
ク制御線を設けて、TCの数ｍが例えば10、デー
タラインが並列16ビツト他に制御用ラインを２と
すれば旧交叉接続で削減される制御ライン総数は
接地線を除き10×（16＋２）＝180本、本発明の制
御線は10×８（または５）となつてフオールバツ
ク制御に伴う接続と保守が容易になるデータ処理
システムにおける端末装置制御方式を提供するこ
とが出来る。
ツク制御のためにMC４ａ，ｂとTC５aa〜bmに
設ける従来の交叉接続の制御ラインとMC４ａ，
ｂに設ける入出力回路を削除し、対応するTC５
aa〜amとTC５ba〜bm間に設けるフオールバツ
ク制御線を設けて、TCの数ｍが例えば10、デー
タラインが並列16ビツト他に制御用ラインを２と
すれば旧交叉接続で削減される制御ライン総数は
接地線を除き10×（16＋２）＝180本、本発明の制
御線は10×８（または５）となつてフオールバツ
ク制御に伴う接続と保守が容易になるデータ処理
システムにおける端末装置制御方式を提供するこ
とが出来る。
第１図は従来における端末装置制御方式の概念
図、第２図は本発明の一実施例における端末制御
方式の概念図および第３図はそのブロツク図を示
す。図において１ａ，ｂは中央処理装置（cpu）、
２ａ，ｂは記憶装置（MEM）４ａ，ｂは入出力
インタフエース（MC）、５aa〜am，ba〜bm，
５０aa〜am，ba〜amは端末制御装置（TC）、
６aaa〜aan…ama〜amn，baa〜ban…bma〜
bmn、は端末装置（Ｔ）、７ａ〜ｎはフオールバ
ツク用接続線である。更に５１は第１ドライバ／
レシーバ（第1DV／RV）、５２は送受信制御部
（TRC）、５３はデマルチプレクサ（DEMPX）、
５４はマルチプレクサ（MPX）、５５はアドレス
レジスタ、５６ａ〜ｎは第２ドライバ／レシーバ
（第2DV／RV）、５７ａ〜ｄは第３ドライバ／レ
シーバ（第3DV／RV）、５８ａ〜ｃは切替回路
である。
図、第２図は本発明の一実施例における端末制御
方式の概念図および第３図はそのブロツク図を示
す。図において１ａ，ｂは中央処理装置（cpu）、
２ａ，ｂは記憶装置（MEM）４ａ，ｂは入出力
インタフエース（MC）、５aa〜am，ba〜bm，
５０aa〜am，ba〜amは端末制御装置（TC）、
６aaa〜aan…ama〜amn，baa〜ban…bma〜
bmn、は端末装置（Ｔ）、７ａ〜ｎはフオールバ
ツク用接続線である。更に５１は第１ドライバ／
レシーバ（第1DV／RV）、５２は送受信制御部
（TRC）、５３はデマルチプレクサ（DEMPX）、
５４はマルチプレクサ（MPX）、５５はアドレス
レジスタ、５６ａ〜ｎは第２ドライバ／レシーバ
（第2DV／RV）、５７ａ〜ｄは第３ドライバ／レ
シーバ（第3DV／RV）、５８ａ〜ｃは切替回路
である。
Claims (1)
- １ データを入出力する複数の端末装置および該
端末装置の各群毎にそのデータを集配信する複数
の端末制御装置を配し、２台の中央制御装置によ
り制御する二重化データ処理システムにおいて、
該各端末制御装置は自系列の中央処理装置に対応
して並列データを入出力する第１の入出力手段、
複数の自系列支配下端末装置に対応してその直列
データを別途入出力する第２の入出力手段、該第
２入出力手段を選択して該端末装置による直列デ
ータならびに第１入出力手段の並列データを相互
に変換して中継制御する送受信制御手段、二重化
他系列の端末制御装置に対応する直列データを入
出力する第３の入出力手段、該第３入出力手段を
対応する二重化他系列の第３入出力手段に相互接
続する手段、およびフオールバツク制御に際し送
受信制御手段における対第２入出力手段の接続を
抑止しつゝ対第３入出力手段の接続に切換える手
段を具備し、送受信制御手段は正常データ処理時
において自系列端末装置に対応して第２入出力手
段による直列データを且中央処理装置に対応して
並列データを第１入出力手段により入出力しつゝ
データ処理に伴う中継動作を実行すると共に、他
至列のシステムダウンにおいては、該切換手段を
作動せしめて自系列の中央処理装置と他系列の端
末装置を対応せしめる中継動作を第３入出力手段
を経由して実行することを特徴とする端末装置制
御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58155424A JPS6048547A (ja) | 1983-08-25 | 1983-08-25 | 端末装置制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58155424A JPS6048547A (ja) | 1983-08-25 | 1983-08-25 | 端末装置制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6048547A JPS6048547A (ja) | 1985-03-16 |
| JPS6325376B2 true JPS6325376B2 (ja) | 1988-05-25 |
Family
ID=15605700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58155424A Granted JPS6048547A (ja) | 1983-08-25 | 1983-08-25 | 端末装置制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6048547A (ja) |
-
1983
- 1983-08-25 JP JP58155424A patent/JPS6048547A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6048547A (ja) | 1985-03-16 |
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