JPS6325514B2 - - Google Patents
Info
- Publication number
- JPS6325514B2 JPS6325514B2 JP54137653A JP13765379A JPS6325514B2 JP S6325514 B2 JPS6325514 B2 JP S6325514B2 JP 54137653 A JP54137653 A JP 54137653A JP 13765379 A JP13765379 A JP 13765379A JP S6325514 B2 JPS6325514 B2 JP S6325514B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor region
- electrode
- main surface
- junction
- diode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D8/00—Diodes
- H10D8/20—Breakdown diodes, e.g. avalanche diodes
- H10D8/25—Zener diodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
Landscapes
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
本発明はパンチスルー・ツエナーダイオードの
電極形成技術に関する。
電極形成技術に関する。
なお、以下の記述において「ツエナーダイオー
ド」とは、定電圧ダイオードを指す。
ド」とは、定電圧ダイオードを指す。
プレナ型のパンチスルー・ツエナーダイオード
において、第１図に示すようにＰ型Si基板１の一
主面にｎ型ベース２及びP+型エミツタ３を拡散
してベース・コレクタ接合及びベース・エミツタ
接合が上記主面上に露呈した構造を有するダイオ
ードはこれを製造する際に、接合表面を覆う熱酸
化膜（SiO2膜）４にコンタクト孔をあけてアノ
ード（P+型エミツタ）表面を露出してAu−Ga蒸
着膜５を形成しこの上に電気メツキによりAgバ
ンプ電極を形成するためにメツキ電極を設定する
必要がある。この場合、カソード（コレクタ）側
の電極をメツキ電極として使用することはpnp接
合構造であることにより、アノード・カソード間
にはpn接合の順方向特性が得られず、不可能で
ある。したがつて本発明者等はAu−Ga膜の一端
をメツキ用電極として用いホトレジスト膜６の窓
孔を通してAgバンプ７を電気メツキにより生成
した。しかしバンプ形成後はレジスト６及びバン
プ周辺部の蒸着膜５を除去しなければならず工程
数が多いものとなつた。
において、第１図に示すようにＰ型Si基板１の一
主面にｎ型ベース２及びP+型エミツタ３を拡散
してベース・コレクタ接合及びベース・エミツタ
接合が上記主面上に露呈した構造を有するダイオ
ードはこれを製造する際に、接合表面を覆う熱酸
化膜（SiO2膜）４にコンタクト孔をあけてアノ
ード（P+型エミツタ）表面を露出してAu−Ga蒸
着膜５を形成しこの上に電気メツキによりAgバ
ンプ電極を形成するためにメツキ電極を設定する
必要がある。この場合、カソード（コレクタ）側
の電極をメツキ電極として使用することはpnp接
合構造であることにより、アノード・カソード間
にはpn接合の順方向特性が得られず、不可能で
ある。したがつて本発明者等はAu−Ga膜の一端
をメツキ用電極として用いホトレジスト膜６の窓
孔を通してAgバンプ７を電気メツキにより生成
した。しかしバンプ形成後はレジスト６及びバン
プ周辺部の蒸着膜５を除去しなければならず工程
数が多いものとなつた。
本発明はこのような欠点を取除くためになされ
たものであり、その目的はカソード側電極を用い
てAgバンプ電極形成後の処理工数を低減させる
ことにある。
たものであり、その目的はカソード側電極を用い
てAgバンプ電極形成後の処理工数を低減させる
ことにある。
上記目的を達成するための本発明の要旨は、第
一導電型の第一半導体領域（例えばｐ型層）と、
前記第一半導体領域内に形成した第二導電型の第
二半導体領域（例えばｎ型層）と、前記第二半導
体領域内に形成した高濃度不純物を有する第一導
電型の第三半導体領域（例えばp+層）を有し、
前記第一半導体領域と前記第二半導体領域の境界
面に形成される第一接合面の端部と、前記第二半
導体領域と前記第三半導体領域の境界面に形成さ
れる第二接合面の端部とが前記第一半導体領域の
主面に露呈する定電圧ダイオードの製造方法にお
いて、前記主面以外の面であつて前記第一半導体
領域が存在する面上に第一半導体領域用電極を、
前記主面上に前記第一接合を電気的に短絡する短
絡電極をそれぞれ形成し、前記第二接合面に順方
向電圧が印加される様に電気メツキを行うことに
より、第三半導体領域用電極上にバンプ電極を形
成することを特徴とする定電圧ダイオードの製造
方法にある。
一導電型の第一半導体領域（例えばｐ型層）と、
前記第一半導体領域内に形成した第二導電型の第
二半導体領域（例えばｎ型層）と、前記第二半導
体領域内に形成した高濃度不純物を有する第一導
電型の第三半導体領域（例えばp+層）を有し、
前記第一半導体領域と前記第二半導体領域の境界
面に形成される第一接合面の端部と、前記第二半
導体領域と前記第三半導体領域の境界面に形成さ
れる第二接合面の端部とが前記第一半導体領域の
主面に露呈する定電圧ダイオードの製造方法にお
いて、前記主面以外の面であつて前記第一半導体
領域が存在する面上に第一半導体領域用電極を、
前記主面上に前記第一接合を電気的に短絡する短
絡電極をそれぞれ形成し、前記第二接合面に順方
向電圧が印加される様に電気メツキを行うことに
より、第三半導体領域用電極上にバンプ電極を形
成することを特徴とする定電圧ダイオードの製造
方法にある。
第２図ａ〜ｃは本発明によるパンチスルー・ツ
エナーダイオードをその電極形成プロセスに従つ
て各工程ごとに示すものである。
エナーダイオードをその電極形成プロセスに従つ
て各工程ごとに示すものである。
(a) Ｐ型Si基板１の一主面に選択拡散によつてｎ
型ベース２、P+型エミツタ３を形成し、表面
酸化膜４をホトエツチングして、エミツタコン
タクト部表面及びベース・コレクタ接合表面を
露出する。この後全面にAu−Gaを蒸着してア
ノード・カソード各電極８，９を形成すると同
時にベース・コレクタ接合表面に短絡電極１０
を形成する。
型ベース２、P+型エミツタ３を形成し、表面
酸化膜４をホトエツチングして、エミツタコン
タクト部表面及びベース・コレクタ接合表面を
露出する。この後全面にAu−Gaを蒸着してア
ノード・カソード各電極８，９を形成すると同
時にベース・コレクタ接合表面に短絡電極１０
を形成する。
(b) 表面酸化膜４表面のAu−Ga蒸着膜を除去し
てシンター処理を行なつた後、全面にCVD（気
相化学反応堆積）法による半導体酸化物
（SiO2）膜１１を形成する。
てシンター処理を行なつた後、全面にCVD（気
相化学反応堆積）法による半導体酸化物
（SiO2）膜１１を形成する。
(c) 酸化膜の一部をホトエツチにより除去してア
ノード（エミツタ）電極面を露出し、カソード
側をメツキ電極として陰極に接続し、Agメツ
キを行ないアノード電極面にAgバンプ７を形
成することにより、パンチスルー・ツエナーダ
イオードを完成する。
ノード（エミツタ）電極面を露出し、カソード
側をメツキ電極として陰極に接続し、Agメツ
キを行ないアノード電極面にAgバンプ７を形
成することにより、パンチスルー・ツエナーダ
イオードを完成する。
本発明においては、電気メツキによりバンプを
形成する際には、エミツタ・ベース間に順方向電
圧が印加され、ベース・コレクタ接合は短絡電極
でシヨートされる。従つてAgバンプの電気メツ
キが容易に得られる。Agバンプ形成後は従来の
ようなレジスタ除去及び周辺部の蒸着膜の除去処
理は不要である。
形成する際には、エミツタ・ベース間に順方向電
圧が印加され、ベース・コレクタ接合は短絡電極
でシヨートされる。従つてAgバンプの電気メツ
キが容易に得られる。Agバンプ形成後は従来の
ようなレジスタ除去及び周辺部の蒸着膜の除去処
理は不要である。
このようにして得られたパンチスルー定電圧ダ
イオードは通常、エミツタ・ベース間は逆バイア
ス電圧が印加され、印加電圧の増加により第２図
ｃのｎ層内に空乏層が広がる。そして遂には空乏
層はｐ層に達し、パンチスルー現象が生じ、ダイ
オードは定電圧特性を示す。しかるに、第２図ｃ
においてt1の値はt2の値に比べて十分小さいの
で、空乏層の厚さがt1となつてパンチスルーが生
じても、空乏層は短絡電極の下までは広がらな
い。定電圧電源としてのツエナーダイオードは、
エミツタ・ベース間を逆バイアスにして使用に供
されるのであり、この使用状態においては短絡電
極の存在はツエナーダイオードの特性に実質的な
影驚を及ぼすものではない。
イオードは通常、エミツタ・ベース間は逆バイア
ス電圧が印加され、印加電圧の増加により第２図
ｃのｎ層内に空乏層が広がる。そして遂には空乏
層はｐ層に達し、パンチスルー現象が生じ、ダイ
オードは定電圧特性を示す。しかるに、第２図ｃ
においてt1の値はt2の値に比べて十分小さいの
で、空乏層の厚さがt1となつてパンチスルーが生
じても、空乏層は短絡電極の下までは広がらな
い。定電圧電源としてのツエナーダイオードは、
エミツタ・ベース間を逆バイアスにして使用に供
されるのであり、この使用状態においては短絡電
極の存在はツエナーダイオードの特性に実質的な
影驚を及ぼすものではない。
エミツタ・ベース間を順方向にバイアスした場
合には、短絡電極によりｎ層とｐ層はシヨートさ
れているので、p+n層よりなるダイオードの順方
向特性を示す。
合には、短絡電極によりｎ層とｐ層はシヨートさ
れているので、p+n層よりなるダイオードの順方
向特性を示す。
本発明は前記実施例に限定されず、半導体の導
電型、電極材料、絶縁材料等を適宜変更すること
ができる。
電型、電極材料、絶縁材料等を適宜変更すること
ができる。
第１図は本発明者等によつて考えられたパンチ
スルー・ツエナーダイオードの例を示す断面図、
第２図ａ〜ｃは本発明によるパンチスルー・ツエ
ナーダイオードの電極形成プロセスの実施例を示
す各工程の断面図である。 １……Ｐ型Si基板、２……ｎ型ベース、３……
Ｐ型エミツタ、４……表面酸化膜、５……Au−
Ga蒸着膜、６……ホトレジスト膜、７……Agバ
ンプ電極、８……アノード電極（Au−Ga）、９
……カソード電極（AuGa）、１０……短絡電極
（Au−Ga）、１１……CVD酸化膜。
スルー・ツエナーダイオードの例を示す断面図、
第２図ａ〜ｃは本発明によるパンチスルー・ツエ
ナーダイオードの電極形成プロセスの実施例を示
す各工程の断面図である。 １……Ｐ型Si基板、２……ｎ型ベース、３……
Ｐ型エミツタ、４……表面酸化膜、５……Au−
Ga蒸着膜、６……ホトレジスト膜、７……Agバ
ンプ電極、８……アノード電極（Au−Ga）、９
……カソード電極（AuGa）、１０……短絡電極
（Au−Ga）、１１……CVD酸化膜。
Claims (1)
- １ 第一導電型の第一半導体領域と、前記第一半
導体領域内に形成した第二導電型の第二半導体領
域と、前記第二半導体領域内に形成した高濃度不
純物を有する第一導電型の第三半導体領域を有
し、前記第一半導体領域と前記第二半導体領域の
境界面に形成される第一接合面の端部と、前記第
二半導体領域と前記第三半導体領域の境界面に形
成される第二接合面の端部とが前記第一半導体領
域の主面に露呈する定電圧ダイオードの製造方法
において、前記主面以外の面であつて前記第一半
導体領域が存在する面上に第一半導体領域用電極
を、前記主面上に前記第一接合を電気的に短絡す
る短絡電極をそれぞれ形成し、前記第二接合面に
順方向電圧が印加される様に電気メツキを行うこ
とにより第三半導体領域用電極上にバンプ電極を
形成することを特徴とする定電圧ダイオードの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13765379A JPS5678173A (en) | 1979-10-26 | 1979-10-26 | Manufacture of zener diode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13765379A JPS5678173A (en) | 1979-10-26 | 1979-10-26 | Manufacture of zener diode |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5678173A JPS5678173A (en) | 1981-06-26 |
| JPS6325514B2 true JPS6325514B2 (ja) | 1988-05-25 |
Family
ID=15203665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13765379A Granted JPS5678173A (en) | 1979-10-26 | 1979-10-26 | Manufacture of zener diode |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5678173A (ja) |
-
1979
- 1979-10-26 JP JP13765379A patent/JPS5678173A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5678173A (en) | 1981-06-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05347413A (ja) | 半導体装置の製造方法 | |
| US3234441A (en) | Junction transistor | |
| EP0177246A1 (en) | Heterojunction bipolar transistor and method of manufacturing the same | |
| JPH0441500B2 (ja) | ||
| JPS6325514B2 (ja) | ||
| JP2802459B2 (ja) | フォト・トライアック | |
| JPS6325513B2 (ja) | ||
| JPS62177966A (ja) | ヘテロ接合バイポ−ラトランジスタ | |
| JPH11121768A (ja) | 半導体集積回路 | |
| JP3255698B2 (ja) | 高安定ツェナーダイオード | |
| US4905070A (en) | Semiconductor device exhibiting no degradation of low current gain | |
| JPH0567624A (ja) | 半導体装置 | |
| JPS61129867A (ja) | 半導体装置 | |
| JPS6244430B2 (ja) | ||
| JPH0344412B2 (ja) | ||
| GB1224802A (en) | Semiconductor device and a method of manufacturing the same | |
| JPS60218878A (ja) | 半導体集積回路 | |
| JPS5961191A (ja) | 半導体装置の製造方法 | |
| JP2661153B2 (ja) | 半導体装置の製造方法 | |
| JPS5823476A (ja) | トランジスタ | |
| JPS59163864A (ja) | 半導体装置 | |
| JPS5916414B2 (ja) | 半導体装置 | |
| JPS6223466B2 (ja) | ||
| JPH0621344A (ja) | 半導体装置 | |
| JPS634715B2 (ja) |