JPS6325513B2 - - Google Patents
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- Publication number
- JPS6325513B2 JPS6325513B2 JP54137628A JP13762879A JPS6325513B2 JP S6325513 B2 JPS6325513 B2 JP S6325513B2 JP 54137628 A JP54137628 A JP 54137628A JP 13762879 A JP13762879 A JP 13762879A JP S6325513 B2 JPS6325513 B2 JP S6325513B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- semiconductor region
- semiconductor
- junction
- diode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D8/00—Diodes
- H10D8/20—Breakdown diodes, e.g. avalanche diodes
- H10D8/25—Zener diodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
Landscapes
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
本発明はパンチスルー・ツエナーダイオードの
電極形成技術に関する。
電極形成技術に関する。
なお、以下の記述において「ツエナーダイオー
ド」とは、定電圧ダイオードを指す。
ド」とは、定電圧ダイオードを指す。
半導体pnp接合のツエナー降伏を利用したパン
チスルー・ツエナーダイオードにおいて、第１図
に示すようにＰ型Si基板１の一主面にPn接合が
側面に露呈するｎベース層２を形成し、このｎ層
表面にPn接合が露呈するP+エミツタ３を形成し
た構造を有するダイオードは、これを製造する際
にｎ層表面を覆う熱酸化膜（SiO2膜）４にコン
タクト孔をあけてアノード（P+型エミツタ）表
面を露出して、Au−Ga蒸着膜５を形成し、この
上にAgバンプ電極を形成するためにメツキ電極
を設定する必要がある。この場合カソード（コレ
クタ）側の電極をメツキ電極として使用すること
はPnP接合構造であることにより、アノード・カ
ソード間はPn接合の順方向特性が得られず不可
能である。したがつて本発明者等はAu−Ga膜の
一端をメツキ用電極として用いホトレジスト膜６
の窓孔を通してAgバンプ７を電気メツキにより
生成した。しかしバンプ形成後はレジスト６及び
バンプ周辺部の蒸着膜５を除去しなければならず
工程数が多いものとなつた。
チスルー・ツエナーダイオードにおいて、第１図
に示すようにＰ型Si基板１の一主面にPn接合が
側面に露呈するｎベース層２を形成し、このｎ層
表面にPn接合が露呈するP+エミツタ３を形成し
た構造を有するダイオードは、これを製造する際
にｎ層表面を覆う熱酸化膜（SiO2膜）４にコン
タクト孔をあけてアノード（P+型エミツタ）表
面を露出して、Au−Ga蒸着膜５を形成し、この
上にAgバンプ電極を形成するためにメツキ電極
を設定する必要がある。この場合カソード（コレ
クタ）側の電極をメツキ電極として使用すること
はPnP接合構造であることにより、アノード・カ
ソード間はPn接合の順方向特性が得られず不可
能である。したがつて本発明者等はAu−Ga膜の
一端をメツキ用電極として用いホトレジスト膜６
の窓孔を通してAgバンプ７を電気メツキにより
生成した。しかしバンプ形成後はレジスト６及び
バンプ周辺部の蒸着膜５を除去しなければならず
工程数が多いものとなつた。
本発明はこのような欠点を取除くためになされ
たものであり、その目的はカソード側電極を用い
てAgバンプ電極形成後の処理工程数を低減させ
ることにある。
たものであり、その目的はカソード側電極を用い
てAgバンプ電極形成後の処理工程数を低減させ
ることにある。
上記目的を達成するための本発明の要旨は、第
一導電型の半導体基板と、前記半導体基板の一主
面上全面に形成した第二導電型の第一半導体領域
と、前記第一半導体領域内に形成した高濃度不純
物を有する第一導電型の第二半導体領域を有する
定電圧ダイオードの製造方法であつて、前記第一
半導体領域表面から前記半導体基板と前記第一半
導体領域との第一の接合面に達する溝を形成し、
前記半導体基板の前記一主面以外の面に半導体基
板電極を、前記第二半導体領域の表面に第二半導
体領域用電極を、前記溝の側面に前記第一の接合
を電気的に短絡する短絡電極をそれぞれ形成し、
前記第一半導体領域と前記第二半導体領域との第
二の接合面に順方向電圧が印加される様に電気メ
ツキを行うことにより前記第二半導体領域用電極
上にバンプ電極を形成することを特徴とする定電
圧ダイオードの製造方法にある。
一導電型の半導体基板と、前記半導体基板の一主
面上全面に形成した第二導電型の第一半導体領域
と、前記第一半導体領域内に形成した高濃度不純
物を有する第一導電型の第二半導体領域を有する
定電圧ダイオードの製造方法であつて、前記第一
半導体領域表面から前記半導体基板と前記第一半
導体領域との第一の接合面に達する溝を形成し、
前記半導体基板の前記一主面以外の面に半導体基
板電極を、前記第二半導体領域の表面に第二半導
体領域用電極を、前記溝の側面に前記第一の接合
を電気的に短絡する短絡電極をそれぞれ形成し、
前記第一半導体領域と前記第二半導体領域との第
二の接合面に順方向電圧が印加される様に電気メ
ツキを行うことにより前記第二半導体領域用電極
上にバンプ電極を形成することを特徴とする定電
圧ダイオードの製造方法にある。
第２図ａ〜ｄは本発明によるパンチスルー・ツ
エナーダイオードをその電極形成プロセスに従つ
て各工程ごとに示すものである。
エナーダイオードをその電極形成プロセスに従つ
て各工程ごとに示すものである。
ａ Ｐ型Si基板１の一主面に全面拡散によりｎ型
ベース２を形成し、次いで選択拡散によりP+
型エミツタ３を形成し、表面酸化膜４を生成し
た後、エミツタ周辺部にベース・コレクタ接合
に達する溝８をエツチングにより形成する。
ベース２を形成し、次いで選択拡散によりP+
型エミツタ３を形成し、表面酸化膜４を生成し
た後、エミツタ周辺部にベース・コレクタ接合
に達する溝８をエツチングにより形成する。
ｂ コンタクトホトエツチングによりエミツタ
（アノード）面を露出し、全面にAu−Gaを蒸
着してアノード、カソード各電極９，１０及び
溝内のベース・コレクタ接合表面を覆う短絡電
極１１を形成する。
（アノード）面を露出し、全面にAu−Gaを蒸
着してアノード、カソード各電極９，１０及び
溝内のベース・コレクタ接合表面を覆う短絡電
極１１を形成する。
(c) 表面酸化膜上のAu−Ga膜を除去し、シンタ
ー処理を行なつた後、全面にCVD（気相化学反
応堆積）法による半導体酸化物（SiO2）膜１
２を形成する。
ー処理を行なつた後、全面にCVD（気相化学反
応堆積）法による半導体酸化物（SiO2）膜１
２を形成する。
(d) 酸化膜の一部をホトエツチングにより除去し
てアノード（エミツタ）電極面を露出し、カソ
ード側をメツキ電極として陰極に接続し、電気
Agメツキを行ない、アノード電極面にAgバン
プ７を形成することにより、パンチスルー・ツ
エナーダイオードを完成する。
てアノード（エミツタ）電極面を露出し、カソ
ード側をメツキ電極として陰極に接続し、電気
Agメツキを行ない、アノード電極面にAgバン
プ７を形成することにより、パンチスルー・ツ
エナーダイオードを完成する。
本発明においては、電気メツキによりバンプを
形成する際には、エミツタ・ベース間に順方向電
圧が印加され、ベース・コレクタ接合は短絡電極
でシヨートされる。従つてAgバンプの電気メツ
キが容易に得られる。Agバンプ形成後は従来の
ようなレジスタ除去及び周辺部の蒸着膜の除去処
理は不要である。
形成する際には、エミツタ・ベース間に順方向電
圧が印加され、ベース・コレクタ接合は短絡電極
でシヨートされる。従つてAgバンプの電気メツ
キが容易に得られる。Agバンプ形成後は従来の
ようなレジスタ除去及び周辺部の蒸着膜の除去処
理は不要である。
このようにして得られたパンチスルー定電圧ダ
イオードは通常、エミツタ・ベース間は逆バイア
ス電圧が印加され、印加電圧の増加により第２図
ｃのｎ層内に空乏層が広がる。そして逐には空乏
層はｐ層に達し、パンチスルー現象が生じ、ダイ
オードは定電圧特性を示す。しかるに、第２図ｃ
においてt1の値はt2の値に比べて十分小さいの
で、空乏層の厚さがt1となつてパンチスルーが生
じても、空乏層は短絡電極の下までは広がらな
い。定電圧電源としてのツエナーダイオードは、
エミツタ・ベース間を逆バイアスにして使用に供
されるのであり、この使用状態においては短絡電
極の存在はツエナーダイオードの特性に実質的な
影響を及ぼすものではない。
イオードは通常、エミツタ・ベース間は逆バイア
ス電圧が印加され、印加電圧の増加により第２図
ｃのｎ層内に空乏層が広がる。そして逐には空乏
層はｐ層に達し、パンチスルー現象が生じ、ダイ
オードは定電圧特性を示す。しかるに、第２図ｃ
においてt1の値はt2の値に比べて十分小さいの
で、空乏層の厚さがt1となつてパンチスルーが生
じても、空乏層は短絡電極の下までは広がらな
い。定電圧電源としてのツエナーダイオードは、
エミツタ・ベース間を逆バイアスにして使用に供
されるのであり、この使用状態においては短絡電
極の存在はツエナーダイオードの特性に実質的な
影響を及ぼすものではない。
エミツタ・ベース間を順方向にバイアスした場
合には、短絡電極によりｎ層とｐ層はシヨートさ
れているので、p+n層よりなるダイオードの順方
向特性を示す。
合には、短絡電極によりｎ層とｐ層はシヨートさ
れているので、p+n層よりなるダイオードの順方
向特性を示す。
なお、本願発明では、ｐ型基板の一主面全面に
ｎ層を形成している。従つて、ｎ層をｐ型基板内
に選択的に形成する場合と比べるとマスク合わせ
の工程が不要となる。この点からツエナーパンチ
スルーダイオードを安価に形成できる。この場
合、np接合は半導体基板の主面に露出しないの
で、本願発明では短絡電極は溝を堀つて形成して
いる。本願発明に係る製法はツエナーパンチスル
ーダイオードの全体としての製造コストが安価と
することができる。
ｎ層を形成している。従つて、ｎ層をｐ型基板内
に選択的に形成する場合と比べるとマスク合わせ
の工程が不要となる。この点からツエナーパンチ
スルーダイオードを安価に形成できる。この場
合、np接合は半導体基板の主面に露出しないの
で、本願発明では短絡電極は溝を堀つて形成して
いる。本願発明に係る製法はツエナーパンチスル
ーダイオードの全体としての製造コストが安価と
することができる。
本発明は前記実施例に限定されず、半導体の導
電型、電極材料、絶縁材料等を適宜変更できるも
のである。
電型、電極材料、絶縁材料等を適宜変更できるも
のである。
第１図は本発明者等によつて考えられたパンチ
スル・ツエナーダイオードの例を示す断面図、第
２図ａ〜ｄは本発明によるパンチスルー・ツエナ
ーダイオードの電極形成プロセスの実施例を示す
各工程の断面図である。 １……ｐ型基板、２……ｎ型ベース層、３……
p+型エミツタ、４……表面酸化膜、５……Au−
Ga蒸着膜、６……ホトレジスト膜、７……Agバ
ンプ、８……溝、９……アノード電極、１０……
カソード電極、１１……短絡電極、１２……
CVD酸化膜。
スル・ツエナーダイオードの例を示す断面図、第
２図ａ〜ｄは本発明によるパンチスルー・ツエナ
ーダイオードの電極形成プロセスの実施例を示す
各工程の断面図である。 １……ｐ型基板、２……ｎ型ベース層、３……
p+型エミツタ、４……表面酸化膜、５……Au−
Ga蒸着膜、６……ホトレジスト膜、７……Agバ
ンプ、８……溝、９……アノード電極、１０……
カソード電極、１１……短絡電極、１２……
CVD酸化膜。
Claims (1)
- １ 第一導電型の半導体基板と、前記半導体基板
の一主面上全面に形成した第二導電型の第一半導
体領域と、前記第一半導体領域内に形成した高濃
度不純物を有する第一導電型の第二半導体領域を
有する定電圧ダイオードの製造方法であつて、前
記第一半導体領域表面から前記半導体基板と前記
第一半導体領域との第一の接合面に達する溝を形
成し、前記半導体基板の前記一主面以外の面に半
導体基板電極を、前記第二半導体領域の表面に第
二半導体領域用電極を、前記溝の側面に前記第一
の接合を電気的に短絡する短絡電極をそれぞれ形
成し、前記第一半導体領域と前記第二半導体領域
との第二の接合面に順方向電圧が印加される様に
電気メツキを行うことにより前記第二半導体領域
用電極上にパンプ電極を形成することを特徴とす
る定電圧ダイオードの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13762879A JPS5678172A (en) | 1979-10-26 | 1979-10-26 | Manufacture of zener diode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13762879A JPS5678172A (en) | 1979-10-26 | 1979-10-26 | Manufacture of zener diode |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5678172A JPS5678172A (en) | 1981-06-26 |
| JPS6325513B2 true JPS6325513B2 (ja) | 1988-05-25 |
Family
ID=15203097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13762879A Granted JPS5678172A (en) | 1979-10-26 | 1979-10-26 | Manufacture of zener diode |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5678172A (ja) |
-
1979
- 1979-10-26 JP JP13762879A patent/JPS5678172A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5678172A (en) | 1981-06-26 |
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