JPH0567624A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0567624A JPH0567624A JP3228976A JP22897691A JPH0567624A JP H0567624 A JPH0567624 A JP H0567624A JP 3228976 A JP3228976 A JP 3228976A JP 22897691 A JP22897691 A JP 22897691A JP H0567624 A JPH0567624 A JP H0567624A
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Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】
【目的】プレーナトランジスタ等の基板の裏面に端子電
極が形成される半導体装置において、基板の厚さに起因
する電気特性の悪化を改善する。 【構成】 ｎ+形シリコン基板２の上面にｎ-形エピタキ
シャル層４が堆積されている。エピタキシャル層４内に
は、ｐ形ベース層６、ｎ形エミッタ層８が設けられてい
る。ベース層６、エミッタ層８からそれぞれベース電極
12、エミッタ電極14が取り出されている。その他のエピ
タキシャル層４表面には、酸化膜16が施されている。上
記の様な素子の下方だけ基板がエッチングにより成形さ
れている。エッチングにより現われたエピタキシャル層
の裏面５と基板面９に拡散によりｎ+高濃度領域20が形
成される。シリコン基板２の裏面全体からコレクタ電極
18が取り出される。 【効果】ベース・コレクタ間の抵抗値が小さくなること
から、飽和電流を小さくすることができる。また、遮断
周波数も高いレベルにある。
極が形成される半導体装置において、基板の厚さに起因
する電気特性の悪化を改善する。 【構成】 ｎ+形シリコン基板２の上面にｎ-形エピタキ
シャル層４が堆積されている。エピタキシャル層４内に
は、ｐ形ベース層６、ｎ形エミッタ層８が設けられてい
る。ベース層６、エミッタ層８からそれぞれベース電極
12、エミッタ電極14が取り出されている。その他のエピ
タキシャル層４表面には、酸化膜16が施されている。上
記の様な素子の下方だけ基板がエッチングにより成形さ
れている。エッチングにより現われたエピタキシャル層
の裏面５と基板面９に拡散によりｎ+高濃度領域20が形
成される。シリコン基板２の裏面全体からコレクタ電極
18が取り出される。 【効果】ベース・コレクタ間の抵抗値が小さくなること
から、飽和電流を小さくすることができる。また、遮断
周波数も高いレベルにある。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関するも
のであり、特に、装置の電気特性の向上に関する。
のであり、特に、装置の電気特性の向上に関する。
【０００２】
【従来の技術】半導体装置には、ダイオード、トランジ
スタ等多種多様にわたる装置があるが、従来の半導体装
置として、図５にプレーナ型トランジスタ１の断面構成
略図を示す。
スタ等多種多様にわたる装置があるが、従来の半導体装
置として、図５にプレーナ型トランジスタ１の断面構成
略図を示す。
【０００３】低抵抗シリコン基板２（比抵抗0.01Ωcm未
満）の上面にｎ-形エピタキシル層４が形成され、さら
にｐ形ベース層６、ｎ形エミッタ層８が順に形成されて
いる。ベース層６上面にはベース電極10、エミッタ層８
上面にはエミッタ電極12が形成されている。その他の表
面にはシリコン酸化膜14が施される。また、シリコン基
板２の裏面にはコレクタ電極15が形成される。
満）の上面にｎ-形エピタキシル層４が形成され、さら
にｐ形ベース層６、ｎ形エミッタ層８が順に形成されて
いる。ベース層６上面にはベース電極10、エミッタ層８
上面にはエミッタ電極12が形成されている。その他の表
面にはシリコン酸化膜14が施される。また、シリコン基
板２の裏面にはコレクタ電極15が形成される。
【０００４】上記のトランジスタ１は、増幅回路（図示
せず）やスイッチ（図示せず）等に利用される。
せず）やスイッチ（図示せず）等に利用される。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
半導体装置には次のような問題点があった。
半導体装置には次のような問題点があった。
【０００６】従来の半導体装置である上記のプレーナ型
トランジスタ１は、製造工程における搬送時の衝撃に耐
える為、シリコン基板２の厚さを300〜400μmにしてい
る。従って、基板２の裏面からコレクタ電極15をとった
場合、基板に低抵抗の半導体材料を用いていてもコレク
タに直列に大きな抵抗が生じ、ベース・コレクタ間の抵
抗は高い値となっていた。
トランジスタ１は、製造工程における搬送時の衝撃に耐
える為、シリコン基板２の厚さを300〜400μmにしてい
る。従って、基板２の裏面からコレクタ電極15をとった
場合、基板に低抵抗の半導体材料を用いていてもコレク
タに直列に大きな抵抗が生じ、ベース・コレクタ間の抵
抗は高い値となっていた。
【０００７】この為、トランジスタの飽和電流が大きく
なり問題となっていた。
なり問題となっていた。
【０００８】また、遮断周波数が減少し、周波数特性が
悪化していた。
悪化していた。
【０００９】本発明は、上記の様な問題点を解決し電気
特性にすぐれ、しかも製造工程中の衝撃に十分耐え得る
半導体装置を提供することを目的とする。
特性にすぐれ、しかも製造工程中の衝撃に十分耐え得る
半導体装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】請求項１に係る半導体装
置は、第一導電型半導体基板と、前記第一導電型半導体
基板内または上面に設けられた第一導電型半導体層と、
前記第一導電型半導体層内に形成された第二導電型半導
体領域と、前記第一導電型半導体基板の裏面に形成され
た第一電極と、前記第二導電型半導体領域上面に形成さ
れた第二電極と、を備える半導体装置において、第一導
電型半導体層と第二導電型半導体領域との接合部の下方
に位置する前記第一導電型半導体基板を厚さが薄くなる
よう成形した後に前記第一電極を形成することを特徴と
している。
置は、第一導電型半導体基板と、前記第一導電型半導体
基板内または上面に設けられた第一導電型半導体層と、
前記第一導電型半導体層内に形成された第二導電型半導
体領域と、前記第一導電型半導体基板の裏面に形成され
た第一電極と、前記第二導電型半導体領域上面に形成さ
れた第二電極と、を備える半導体装置において、第一導
電型半導体層と第二導電型半導体領域との接合部の下方
に位置する前記第一導電型半導体基板を厚さが薄くなる
よう成形した後に前記第一電極を形成することを特徴と
している。
【００１１】請求項２に係る半導体装置は、接合領域の
下方に位置する前記第一導電型半導体基板を厚さが薄く
なるよう成形することによってできた新たな面領域と前
記第一電極との間に、第一導電型半導体高濃度領域を設
けることを特徴としている。請求項３に係るバイポーラ
トランジスタは、第一導電型半導体基板と、前記第一導
電型半導体基板内または上面に設けられた第一導電型半
導体層と、前記第一導電型半導体層内に形成された第二
導電型半導体領域と、前記第一導電型半導体基板の裏面
に形成された第一電極と、前記第二導電型半導体領域上
面に形成された第二電極と、前記第二導電型半導体領域
内に形成された第一導電型半導体領域と、前記第一導電
型半導体領域上面に形成された第三電極とを備えるバイ
ポーラトランジスタにおいて、第一導電型半導体層と第
二導電型半導体領域との接合部の下方に位置する前記第
一導電型半導体基板を厚さが薄くなるよう成形した後に
前記第一電極を形成することを特徴としている。
下方に位置する前記第一導電型半導体基板を厚さが薄く
なるよう成形することによってできた新たな面領域と前
記第一電極との間に、第一導電型半導体高濃度領域を設
けることを特徴としている。請求項３に係るバイポーラ
トランジスタは、第一導電型半導体基板と、前記第一導
電型半導体基板内または上面に設けられた第一導電型半
導体層と、前記第一導電型半導体層内に形成された第二
導電型半導体領域と、前記第一導電型半導体基板の裏面
に形成された第一電極と、前記第二導電型半導体領域上
面に形成された第二電極と、前記第二導電型半導体領域
内に形成された第一導電型半導体領域と、前記第一導電
型半導体領域上面に形成された第三電極とを備えるバイ
ポーラトランジスタにおいて、第一導電型半導体層と第
二導電型半導体領域との接合部の下方に位置する前記第
一導電型半導体基板を厚さが薄くなるよう成形した後に
前記第一電極を形成することを特徴としている。
【００１２】請求項４に係るバイポーラトランジスタ
は、接合領域の下方に位置する前記第一導電型半導体基
板を厚さが薄くなるよう成形することによってできた新
たな面領域と前記第一電極との間に、第一導電型半導体
高濃度領域を設けることを特徴としている。
は、接合領域の下方に位置する前記第一導電型半導体基
板を厚さが薄くなるよう成形することによってできた新
たな面領域と前記第一電極との間に、第一導電型半導体
高濃度領域を設けることを特徴としている。
【００１３】
【作用】請求項１に係る半導体装置及び請求項３に係る
バイポーラトランジスタは、第一導電型半導体層と第二
導電型半導体領域との接合部の下方に位置する前記第一
導電型半導体基板を厚さが薄くなるよう成形した後に前
記第一電極を形成することを特徴としている。
バイポーラトランジスタは、第一導電型半導体層と第二
導電型半導体領域との接合部の下方に位置する前記第一
導電型半導体基板を厚さが薄くなるよう成形した後に前
記第一電極を形成することを特徴としている。
【００１４】従って、前記接合部と第一電極間の間隔が
狭くなり、回路内における前記第一導電型半導体層と第
一電極間の抵抗値を小さくする。
狭くなり、回路内における前記第一導電型半導体層と第
一電極間の抵抗値を小さくする。
【００１５】請求項２に係る半導体装置及び請求項４に
係るバイポーラトランジスタは、接合領域の下方に位置
する前記第一導電型半導体基板を厚さが薄くなるよう成
形することによってできた新たな面領域と前記第一電極
との間に、第一導電型半導体高濃度領域を設けることを
特徴としている。
係るバイポーラトランジスタは、接合領域の下方に位置
する前記第一導電型半導体基板を厚さが薄くなるよう成
形することによってできた新たな面領域と前記第一電極
との間に、第一導電型半導体高濃度領域を設けることを
特徴としている。
【００１６】従って、不必要なショットキーバリアダイ
オードの形成を抑制する。
オードの形成を抑制する。
【００１７】
【実施例】本発明の一実施例による半導体装置であるプ
レーナトランジスタ２の断面構成略図を図１に示す。
レーナトランジスタ２の断面構成略図を図１に示す。
【００１８】第一導電型半導体基板であるｎ+形シリコ
ン基板２（厚さ300〜400μm）の上面に第一導電型半導
体層であるｎ-形エピタキシャル層４が形成されてい
る。エピタキシャル層４内には、第二導電型半導体領域
であるｐ形ベース層６が設けれている。さらに、ｐ形ベ
ース層６内には第一導電型半導体領域であるｎ形エミッ
タ層８が設けられる。エピタキシャル層４内のベース層
６、エミッタ層８からそれぞれ第二電極であるベース電
極12、第三電極であるエミッタ電極14が取り出され、そ
の他のエピタキシャル層４表面には、酸化膜16が施され
ている。この時、上記のｎｐｎ接合素子の下方に位置す
るｎ+形シリコン基板は除去され、エピタキシャル層４
の裏面５が現われる。エピタキシャル層４の裏面５から
第一電極であるコレクタ電極18が取り出される。
ン基板２（厚さ300〜400μm）の上面に第一導電型半導
体層であるｎ-形エピタキシャル層４が形成されてい
る。エピタキシャル層４内には、第二導電型半導体領域
であるｐ形ベース層６が設けれている。さらに、ｐ形ベ
ース層６内には第一導電型半導体領域であるｎ形エミッ
タ層８が設けられる。エピタキシャル層４内のベース層
６、エミッタ層８からそれぞれ第二電極であるベース電
極12、第三電極であるエミッタ電極14が取り出され、そ
の他のエピタキシャル層４表面には、酸化膜16が施され
ている。この時、上記のｎｐｎ接合素子の下方に位置す
るｎ+形シリコン基板は除去され、エピタキシャル層４
の裏面５が現われる。エピタキシャル層４の裏面５から
第一電極であるコレクタ電極18が取り出される。
【００１９】上記の様な構造をとるプレーナトランジス
タ１においては、飽和電流はそれほど大きくならない。
また、遮断周波数も高いレベルにある。というのは、ベ
ース・コレクタ間の抵抗値が小さいからである。
タ１においては、飽和電流はそれほど大きくならない。
また、遮断周波数も高いレベルにある。というのは、ベ
ース・コレクタ間の抵抗値が小さいからである。
【００２０】また、本発明をパワー装置等に利用した場
合には、低消費電力を達成することができる。また、装
置内の発熱も抑えられることから、パッケージの構造等
も簡単にすることができる。
合には、低消費電力を達成することができる。また、装
置内の発熱も抑えられることから、パッケージの構造等
も簡単にすることができる。
【００２１】次に、プレーナトランジスタ１の製造方法
について図２、図３、図４に基づいて説明する。
について図２、図３、図４に基づいて説明する。
【００２２】ｎ+形シリコン基板２を用意し、その上面
にｎ-エピタキシャル層４を成長させる（図２Ａ）。基
板表面を酸化膜16で覆い、プレーナー技術によりボロン
を選択的に拡散させてｐ形ベース層６を形成する。次
に、プレーナー技術によりヒそまたはリンを選択的に拡
散させて、ベース層６内にｎ形エミッタ層８を形成する
（図２Ｂ）。次に、基板の裏面をエッチングする為に、
マスクとなる酸化膜22を選択的に形成する（図２Ｃ）。
次に、酸化膜22をマスクとして、ＫＯＨ等のアルカリ溶
液や、フッ硝酸等での裏面からｎ-エピタキシャル層下
面に到達するまで基板をエッチングし、成形する（図３
Ｄ）。エッチングすることによって形成されたエピタキ
シャル層の裏面５およびシリコン基板表面９に、リン拡
散等でｎ+層20を形成する（図３Ｅ）。次に、ベース層
６およびエミッタ層８から電極を取り出す為に、コンタ
クト７を開口する（図３Ｆ）。次に、コンタクト７を介
してベース層６、エミッタ層８にそれぞれベース電極12
およびエミッタ電極14を形成する（図４Ｇ）。次に、シ
リコン基板２の裏面全体にアルミニウムを蒸着し、コレ
クタ電極18を形成する（図４Ｈ）。次に、シリコン基板
２は、個々のチップにダイシングされ、各々リードフレ
ーム24に載置される（図１参照）。その後、ダイボンデ
イング工程、ワイボンデイング工程、モールデイング工
程を経て、半導体装置として完成する。
にｎ-エピタキシャル層４を成長させる（図２Ａ）。基
板表面を酸化膜16で覆い、プレーナー技術によりボロン
を選択的に拡散させてｐ形ベース層６を形成する。次
に、プレーナー技術によりヒそまたはリンを選択的に拡
散させて、ベース層６内にｎ形エミッタ層８を形成する
（図２Ｂ）。次に、基板の裏面をエッチングする為に、
マスクとなる酸化膜22を選択的に形成する（図２Ｃ）。
次に、酸化膜22をマスクとして、ＫＯＨ等のアルカリ溶
液や、フッ硝酸等での裏面からｎ-エピタキシャル層下
面に到達するまで基板をエッチングし、成形する（図３
Ｄ）。エッチングすることによって形成されたエピタキ
シャル層の裏面５およびシリコン基板表面９に、リン拡
散等でｎ+層20を形成する（図３Ｅ）。次に、ベース層
６およびエミッタ層８から電極を取り出す為に、コンタ
クト７を開口する（図３Ｆ）。次に、コンタクト７を介
してベース層６、エミッタ層８にそれぞれベース電極12
およびエミッタ電極14を形成する（図４Ｇ）。次に、シ
リコン基板２の裏面全体にアルミニウムを蒸着し、コレ
クタ電極18を形成する（図４Ｈ）。次に、シリコン基板
２は、個々のチップにダイシングされ、各々リードフレ
ーム24に載置される（図１参照）。その後、ダイボンデ
イング工程、ワイボンデイング工程、モールデイング工
程を経て、半導体装置として完成する。
【００２３】なお、上記実施例では、第一導電型をｐ型
とし第二導電型をｎ型としたが、第一導電型をｎ型と
し、第二導電型をｐ型としてもよい。
とし第二導電型をｎ型としたが、第一導電型をｎ型と
し、第二導電型をｐ型としてもよい。
【００２４】
【発明の効果】請求項１に係る半導体装置及び請求項３
に係るバイポーラトランジスタは、第一導電型半導体層
と第二導電型半導体領域との接合部の下方に位置する前
記第一導電型半導体基板を厚さが薄くなるよう成形した
後に前記第一電極を形成することを特徴としているか
ら、前記接合部と第一電極間の間隔が狭くなり、回路内
における前記第一導電型半導体層と第一電極間の抵抗値
を小さくする。
に係るバイポーラトランジスタは、第一導電型半導体層
と第二導電型半導体領域との接合部の下方に位置する前
記第一導電型半導体基板を厚さが薄くなるよう成形した
後に前記第一電極を形成することを特徴としているか
ら、前記接合部と第一電極間の間隔が狭くなり、回路内
における前記第一導電型半導体層と第一電極間の抵抗値
を小さくする。
【００２５】従って、装置の電気特性である高周波特性
が向上する。
が向上する。
【００２６】また、飽和電流も減少する。
【００２７】請求項２に係る半導体装置及び請求項４に
係るバイポーラトランジスタは、接合領域の下方に位置
する前記第一導電型半導体基板を厚さが薄くなるよう成
形することによってできた新たな面領域と前記第一電極
との間に、第一導電型半導体高濃度領域を設けることを
特徴としているから、不必要なショットキーバリアダイ
オードの形成を抑制する。
係るバイポーラトランジスタは、接合領域の下方に位置
する前記第一導電型半導体基板を厚さが薄くなるよう成
形することによってできた新たな面領域と前記第一電極
との間に、第一導電型半導体高濃度領域を設けることを
特徴としているから、不必要なショットキーバリアダイ
オードの形成を抑制する。
【００２８】従って、本発明を利用したトランジスタの
場合、ショットキバリアダイオードによる不必要な整流
効果を取り除くことができる。
場合、ショットキバリアダイオードによる不必要な整流
効果を取り除くことができる。
【図１】本発明の一実施例によるプレーナトランジスタ
２の断面構成略図である。
２の断面構成略図である。
【図２】プレーナトランジスタ２の製造工程を示す図で
ある。
ある。
【図３】プレーナトランジスタ２の製造工程を示す図で
ある。
ある。
【図４】プレーナトランジスタ２の製造工程を示す図で
ある。
ある。
【図５】従来の半導体装置であるプレーナトランジスタ
１の断面構成略図である。
１の断面構成略図である。
２・・・ｎ+形シリコン基板 ４・・・ｎ形エピタキシャル層 ６・・・ｐ形ベース層 ８・・・ｎ形エミッタ層 12・・・ベース電極 14・・・エミッタ電極 18・・・コレクタ電極 20・・・ｎ+形高濃度領域
【手続補正書】
【提出日】平成４年３月４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】低抵抗シリコン基板２（比抵抗0.01Ωcm未
満）の上面にｎ-形エピタキシャル層４が形成され、さ
らにｐ形ベース層６、ｎ形エミッタ層８が順に形成され
ている。ベース層６上面にはベース電極１２、エミッタ
層８上面にはエミッタ電極１４が形成されている。その
他の表面にはシリコン酸化膜１６が施される。また、シ
リコン基板２の裏面にはコレクタ電極１５が形成され
る。
満）の上面にｎ-形エピタキシャル層４が形成され、さ
らにｐ形ベース層６、ｎ形エミッタ層８が順に形成され
ている。ベース層６上面にはベース電極１２、エミッタ
層８上面にはエミッタ電極１４が形成されている。その
他の表面にはシリコン酸化膜１６が施される。また、シ
リコン基板２の裏面にはコレクタ電極１５が形成され
る。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正内容】
【００１７】本発明の一実施例による半導体装置である
プレーナトランジスタ３の断面構成略図を図１に示す。
プレーナトランジスタ３の断面構成略図を図１に示す。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正内容】
【００１９】上記の様な構造をとるプレーナトランジス
タ３においては、飽和電流はそれほど大きくならない。
また、遮断周波数も高いレベルにある。というのは、ベ
ース・コレクタ間の抵抗値が小さいからである。
タ３においては、飽和電流はそれほど大きくならない。
また、遮断周波数も高いレベルにある。というのは、ベ
ース・コレクタ間の抵抗値が小さいからである。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】次に、プレーナトランジスタ３の製造方法
について図２、図３、図４に基づいて説明する。
について図２、図３、図４に基づいて説明する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正内容】
【００２２】ｎ+形シリコン基板２を用意し、その上面
にｎ-エピタキシャル層４を成長させる（図２Ａ）。基
板表面を酸化膜16で覆い、プレーナー技術によりボロン
を選択的に拡散させてｐ形ベース層６を形成する。次
に、プレーナー技術によりヒそまたはリンを選択的に拡
散させて、ベース層６内にｎ形エミッタ層８を形成する
（図２Ｂ）。次に、基板の裏面をエッチングする為に、
マスクとなる酸化膜22を選択的に形成する（図２Ｃ）。
次に、酸化膜22をマスクとして、ＫＯＨ等のアルカリ溶
液や、フッ硝酸等での裏面からｎ-エピタキシャル層下
面に到達するまで基板をエッチングし、成形する（図３
Ｄ）。エッチングすることによって形成されたエピタキ
シャル層の裏面５およびシリコン基板表面９に、リン拡
散等でｎ+層20を形成する（図３Ｅ）。次に、ベース層
６およびエミッタ層８から電極を取り出す為に、コンタ
クト７を開口する（図３Ｆ）。次に、コンタクト７を介
してベース層６、エミッタ層８にそれぞれベース電極12
およびエミッタ電極14を形成する（図４Ｇ）。次に、シ
リコン基板２の裏面全体にアルミニウムを蒸着し、コレ
クタ電極18を形成する（図４Ｈ）。次に、シリコン基板
２は、個々のチップにダイシングされ、各々リードフレ
ーム24に載置される（図１参照）。その後、ダイボンデ
イング工程、ワイヤボンデイング工程、モールデイング
工程を経て、半導体装置として完成する。
にｎ-エピタキシャル層４を成長させる（図２Ａ）。基
板表面を酸化膜16で覆い、プレーナー技術によりボロン
を選択的に拡散させてｐ形ベース層６を形成する。次
に、プレーナー技術によりヒそまたはリンを選択的に拡
散させて、ベース層６内にｎ形エミッタ層８を形成する
（図２Ｂ）。次に、基板の裏面をエッチングする為に、
マスクとなる酸化膜22を選択的に形成する（図２Ｃ）。
次に、酸化膜22をマスクとして、ＫＯＨ等のアルカリ溶
液や、フッ硝酸等での裏面からｎ-エピタキシャル層下
面に到達するまで基板をエッチングし、成形する（図３
Ｄ）。エッチングすることによって形成されたエピタキ
シャル層の裏面５およびシリコン基板表面９に、リン拡
散等でｎ+層20を形成する（図３Ｅ）。次に、ベース層
６およびエミッタ層８から電極を取り出す為に、コンタ
クト７を開口する（図３Ｆ）。次に、コンタクト７を介
してベース層６、エミッタ層８にそれぞれベース電極12
およびエミッタ電極14を形成する（図４Ｇ）。次に、シ
リコン基板２の裏面全体にアルミニウムを蒸着し、コレ
クタ電極18を形成する（図４Ｈ）。次に、シリコン基板
２は、個々のチップにダイシングされ、各々リードフレ
ーム24に載置される（図１参照）。その後、ダイボンデ
イング工程、ワイヤボンデイング工程、モールデイング
工程を経て、半導体装置として完成する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】本発明の一実施例によるプレーナトランジスタ
３の断面構成略図である。
３の断面構成略図である。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】プレーナトランジスタ３の製造工程を示す図で
ある。
ある。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】プレーナトランジスタ３の製造工程を示す図で
ある。
ある。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】プレーナトランジスタ３の製造工程を示す図で
ある。
ある。
【手続補正１０】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正１１】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
Claims (4)
- 【請求項１】第一導電型半導体基板と、 前記第一導電型半導体基板内または上面に設けられた第
一導電型半導体層と、 前記第一導電型半導体層内に形成された第二導電型半導
体領域と、 前記第一導電型半導体基板の裏面に形成された第一電極
と、 前記第二導電型半導体領域上面に形成された第二電極
と、 を備える半導体装置において、 第一導電型半導体層と第二導電型半導体領域との接合部
の下方に位置する前記第一導電型半導体基板を厚さが薄
くなるよう成形した後に前記第一電極を形成することを
特徴とする半導体装置。 - 【請求項２】請求項１の半導体装置において、 接合領域の下方に位置する前記第一導電型半導体基板を
厚さが薄くなるよう成形することによってできた新たな
面領域と前記第一電極との間に、第一導電型半導体高濃
度領域を設けることを特徴とする半導体装置。 - 【請求項３】第一導電型半導体基板と、 前記第一導電型半導体基板内または上面に設けられた第
一導電型半導体層と、 前記第一導電型半導体層内に形成された第二導電型半導
体領域と、 前記第一導電型半導体基板の裏面に形成された第一電極
と、 前記第二導電型半導体領域上面に形成された第二電極
と、 前記第二導電型半導体領域内に形成された第一導電型半
導体領域と、 前記第一導電型半導体領域上面に形成された第三電極
と、 を備えるバイポーラトランジスタにおいて、 第一導電型半導体層と第二導電型半導体領域との接合部
の下方に位置する前記第一導電型半導体基板を厚さが薄
くなるよう成形した後に前記第一電極を形成することを
特徴とするバイポーラトランジスタ。 - 【請求項４】請求項３のバイポーラトランジスタにおい
て、 接合領域の下方に位置する前記第一導電型半導体基板を
厚さが薄くなるよう成形することによってできた新たな
面領域と前記第一電極との間に、第一導電型半導体高濃
度領域を設けることを特徴とするバイポーラトランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3228976A JPH0567624A (ja) | 1991-09-09 | 1991-09-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3228976A JPH0567624A (ja) | 1991-09-09 | 1991-09-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0567624A true JPH0567624A (ja) | 1993-03-19 |
Family
ID=16884824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3228976A Pending JPH0567624A (ja) | 1991-09-09 | 1991-09-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0567624A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06132293A (ja) * | 1992-10-15 | 1994-05-13 | Matsushita Electric Works Ltd | 半導体装置 |
-
1991
- 1991-09-09 JP JP3228976A patent/JPH0567624A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06132293A (ja) * | 1992-10-15 | 1994-05-13 | Matsushita Electric Works Ltd | 半導体装置 |
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