JPS6325532B2 - - Google Patents
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- JPS6325532B2 JPS6325532B2 JP11647679A JP11647679A JPS6325532B2 JP S6325532 B2 JPS6325532 B2 JP S6325532B2 JP 11647679 A JP11647679 A JP 11647679A JP 11647679 A JP11647679 A JP 11647679A JP S6325532 B2 JPS6325532 B2 JP S6325532B2
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- capacitor
- operational amplifier
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H15/00—Transversal filters
- H03H15/02—Transversal filters using analogue shift registers
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Filters That Use Time-Delay Elements (AREA)
Description
【発明の詳細な説明】
本発明は、アナログ信号を取り扱う電荷結合素
子の入力バイアス回路に適したレベルシフト回路
に関する。
子の入力バイアス回路に適したレベルシフト回路
に関する。
電荷結合素子（Charge−Coupled Device，以
下CCDという）は、アナログ遅延線、トランス
バーサルフイルタ等のアナログ信号処理応用に最
適なデバイスである。アナログ信号を取り扱う
CCDは、通常、電荷の注入源としての入力拡散
層と少なくとも１個の入力ゲート電極から成る電
荷注入部を備えており、ここで信号電圧を等価な
量の信号電荷に変換し、転送チヤネル中に注入す
る。この電荷注入部の構成に関して、これまで、
ダイナミツク注入法、ダイオード・カツトオフ法
（電圧入力法）、電位平衡法など種々の方法が提案
されている（文献、IEEE J.Solid−State
Circuits.Vol.SC−10，No.2.April 1975）が、その
いずれの方法を用いる場合でも、入力信号電圧は
一定の直流バイアス電圧に重畳されて、CCDの
電荷注入部を構成する入力拡散層もしくは入力ゲ
ート電極に印加されるのが普通である。それゆえ
アナログ信号を取り扱うCCDにおいて、入力バ
イアス回路は不可欠な構成要素である。従来、こ
の入力バイアス回路にはもつぱら容量結合が用い
られてきた。すなわち、信号電圧はCCDの入力
端子（入力拡散層もしくは入力ゲート電極）にコ
ンデンサを介して導びかれ、一方、入力端子が抵
抗を通じて直流バイアスされていた。このような
CR結合では（1/2πCR）に低域遮断周波数を生ず
るので、低域特性の劣化を防ぐため大容量のコン
デンサと高抵抗を使用する必要がある。通常用い
られているコンデンサの容量値は数μF〜数＋μF、
抵抗値は数ＫΩ〜数百ＫΩ位である。ところで、
入力バイアス回路には、MOS構造のCCDと製造
プロセス上共合性があり、同一半導体基板上に集
積化が可能な構成のものが要求される。しかしな
がら、前述のような大容量と高抵抗を半導体基板
上に実現することは、寸法の点で不可能であり、
これまで、入力バイアス回路をCCDと同一基板
上に集積化することができなかつた。
下CCDという）は、アナログ遅延線、トランス
バーサルフイルタ等のアナログ信号処理応用に最
適なデバイスである。アナログ信号を取り扱う
CCDは、通常、電荷の注入源としての入力拡散
層と少なくとも１個の入力ゲート電極から成る電
荷注入部を備えており、ここで信号電圧を等価な
量の信号電荷に変換し、転送チヤネル中に注入す
る。この電荷注入部の構成に関して、これまで、
ダイナミツク注入法、ダイオード・カツトオフ法
（電圧入力法）、電位平衡法など種々の方法が提案
されている（文献、IEEE J.Solid−State
Circuits.Vol.SC−10，No.2.April 1975）が、その
いずれの方法を用いる場合でも、入力信号電圧は
一定の直流バイアス電圧に重畳されて、CCDの
電荷注入部を構成する入力拡散層もしくは入力ゲ
ート電極に印加されるのが普通である。それゆえ
アナログ信号を取り扱うCCDにおいて、入力バ
イアス回路は不可欠な構成要素である。従来、こ
の入力バイアス回路にはもつぱら容量結合が用い
られてきた。すなわち、信号電圧はCCDの入力
端子（入力拡散層もしくは入力ゲート電極）にコ
ンデンサを介して導びかれ、一方、入力端子が抵
抗を通じて直流バイアスされていた。このような
CR結合では（1/2πCR）に低域遮断周波数を生ず
るので、低域特性の劣化を防ぐため大容量のコン
デンサと高抵抗を使用する必要がある。通常用い
られているコンデンサの容量値は数μF〜数＋μF、
抵抗値は数ＫΩ〜数百ＫΩ位である。ところで、
入力バイアス回路には、MOS構造のCCDと製造
プロセス上共合性があり、同一半導体基板上に集
積化が可能な構成のものが要求される。しかしな
がら、前述のような大容量と高抵抗を半導体基板
上に実現することは、寸法の点で不可能であり、
これまで、入力バイアス回路をCCDと同一基板
上に集積化することができなかつた。
この発明は、前述のような従来技術の欠点を排
除し、前記要求を実現するためになされたもの
で、その目的とするところは、低域特性の劣化を
生ずることなく入力信号の直流バイアスを達成す
ることができ、かつ集積化が容易で、CCDの入
力バイアス回路に適したレベルシフト回路とその
駆動方法を提供することにある。
除し、前記要求を実現するためになされたもの
で、その目的とするところは、低域特性の劣化を
生ずることなく入力信号の直流バイアスを達成す
ることができ、かつ集積化が容易で、CCDの入
力バイアス回路に適したレベルシフト回路とその
駆動方法を提供することにある。
この発明によれば、すくなくとも、演算増幅器
と、該増幅器の出力端子と反転側入力端子の間に
接続された第１のコンデンサと、該コンデンサに
並列接続された第１のスイツチと、信号源電圧を
一時保持するための第２のコンデンサと、該コン
デンサと信号源及び前記演算増幅器の反転入力端
子との間に設けられた第２および第３のスイツチ
と、前記演算増幅器の非反転入力端子に直流電圧
を供給する手段とを備え、前記演算増幅器の出力
端子を電荷転送素子の電荷注入部を構成する入力
拡散層もしくは入力ゲート電極に接続したことを
特徴とするレベルシフト回路が得られる。
と、該増幅器の出力端子と反転側入力端子の間に
接続された第１のコンデンサと、該コンデンサに
並列接続された第１のスイツチと、信号源電圧を
一時保持するための第２のコンデンサと、該コン
デンサと信号源及び前記演算増幅器の反転入力端
子との間に設けられた第２および第３のスイツチ
と、前記演算増幅器の非反転入力端子に直流電圧
を供給する手段とを備え、前記演算増幅器の出力
端子を電荷転送素子の電荷注入部を構成する入力
拡散層もしくは入力ゲート電極に接続したことを
特徴とするレベルシフト回路が得られる。
さらにこの発明によれば、上記レベルシフト回
路において、前記第１、第２および第３のスイツ
チの開閉手続を、第３のスイツチが閉じた状態と
なるときには他のスイツチが開いた状態となるよ
うに選び、かつ、この開閉手続を周期的に繰り返
すようにしたことを特徴とするレベルシフト回路
の駆動方法が得られる。
路において、前記第１、第２および第３のスイツ
チの開閉手続を、第３のスイツチが閉じた状態と
なるときには他のスイツチが開いた状態となるよ
うに選び、かつ、この開閉手続を周期的に繰り返
すようにしたことを特徴とするレベルシフト回路
の駆動方法が得られる。
以下、図面を用いて詳細に説明する。
第１図は従来のCCDにおける電荷注入部付近
の構造の一例を示した断面図である。図において
１は半導体基板、２は電荷の注入源として設けら
れた、基板１と逆の導電型を有する入力拡散層、
３，４は基板１上に絶縁膜５を介して配列形成さ
れた電極、６，７，８はそれぞれ配線によつて入
力拡散層２、電極３，４と結ばれた電圧印加用端
子である。
の構造の一例を示した断面図である。図において
１は半導体基板、２は電荷の注入源として設けら
れた、基板１と逆の導電型を有する入力拡散層、
３，４は基板１上に絶縁膜５を介して配列形成さ
れた電極、６，７，８はそれぞれ配線によつて入
力拡散層２、電極３，４と結ばれた電圧印加用端
子である。
なお、以下の説明の便宜上、基板１はｐ形半導
体とし、入力拡散層２はｎ形半導体とする。
体とし、入力拡散層２はｎ形半導体とする。
第１図に示された構造のCCDに適用される電
荷の注入方法として電位平衡法がある。（文献、
M.F.Tompsett，“Surface potential
equilibration method of setting chargefn
charge−coupled devices”IEEE Trans.
Electron Devices，vol.ED−22、PP.305−309，
June 1975）この電位平衡法では、第２番目の電
極４（これを第２入力ゲート電極と呼ぶ）下に計
量用の電位の井戸を形成し、この電位の井戸に第
１番目の電極３（これを第１入力ゲート電極と呼
ぶ）と第２番目の電極４の間の電位差に比例した
電荷を注入する。入力拡散層２は、最初に第２入
力ゲート電極４下の計量用電位の井戸を電荷であ
ふれるほど満たし、次にそこから第１入力ゲート
電極３下に形成される障壁で決まる限界まで過剰
な電荷を排出する。このため端子６には後述する
ように幅の狭い負方向パルスが印加される。
荷の注入方法として電位平衡法がある。（文献、
M.F.Tompsett，“Surface potential
equilibration method of setting chargefn
charge−coupled devices”IEEE Trans.
Electron Devices，vol.ED−22、PP.305−309，
June 1975）この電位平衡法では、第２番目の電
極４（これを第２入力ゲート電極と呼ぶ）下に計
量用の電位の井戸を形成し、この電位の井戸に第
１番目の電極３（これを第１入力ゲート電極と呼
ぶ）と第２番目の電極４の間の電位差に比例した
電荷を注入する。入力拡散層２は、最初に第２入
力ゲート電極４下の計量用電位の井戸を電荷であ
ふれるほど満たし、次にそこから第１入力ゲート
電極３下に形成される障壁で決まる限界まで過剰
な電荷を排出する。このため端子６には後述する
ように幅の狭い負方向パルスが印加される。
第１図のCCDにおいて最も簡単な電位平衡法
を実施した場合の駆動パルス電圧の波形例を第２
図に示してある。この例では、第１入力ゲート電
極３に信号電圧が供給され、計量用電位の井戸を
形成する第２入力ゲート電極４には端子８より通
常の正方向転送パルス９が印加される。この転送
パルス９において低レベル側の電圧VLはしきい
値電圧に近い値であり、高レベル側の電圧VHは
電極下の半導体表面付近に信号電荷を蓄積するの
に十分な値である。一方、入力拡散層２には第２
ゲート電極４にVHなる電圧が印加されている間
に低い電圧となるようにパルス１０が加えられ
る。このパルス１０の低レベル側の電圧VIDLおよ
び高レベル側の電圧VIDHは、それぞれ、転送パル
スの低レベル側の電圧VLおよび高レベル側の電
圧VHよりもいくらか高い電圧とするのが普通で
ある。
を実施した場合の駆動パルス電圧の波形例を第２
図に示してある。この例では、第１入力ゲート電
極３に信号電圧が供給され、計量用電位の井戸を
形成する第２入力ゲート電極４には端子８より通
常の正方向転送パルス９が印加される。この転送
パルス９において低レベル側の電圧VLはしきい
値電圧に近い値であり、高レベル側の電圧VHは
電極下の半導体表面付近に信号電荷を蓄積するの
に十分な値である。一方、入力拡散層２には第２
ゲート電極４にVHなる電圧が印加されている間
に低い電圧となるようにパルス１０が加えられ
る。このパルス１０の低レベル側の電圧VIDLおよ
び高レベル側の電圧VIDHは、それぞれ、転送パル
スの低レベル側の電圧VLおよび高レベル側の電
圧VHよりもいくらか高い電圧とするのが普通で
ある。
第１図と第２図に示された電位平衡法の２つの
時刻における表面電位分布と電荷分布を表わした
のが第３図である。第３図における２，３，４，
６，７，８はそれぞれ第１図と同一構成要素であ
り、イ，ロはそれぞれ、第２図における時刻T1，
T2での表面電位分布と電荷分布を示している。
時刻における表面電位分布と電荷分布を表わした
のが第３図である。第３図における２，３，４，
６，７，８はそれぞれ第１図と同一構成要素であ
り、イ，ロはそれぞれ、第２図における時刻T1，
T2での表面電位分布と電荷分布を示している。
第１図と第２図、第３図において、第２ゲート
電極４に端子８よりVHなる電圧が印加されてい
るとき、入力拡散層２が低電圧VIDLになると、過
剰電荷が第１入力ゲート電極３下に形成される障
壁を横切つて第２入力ゲート電極４直下に形成さ
れた計量用電位の井戸に流れ込む。これは時刻
T1においてである。次に入力拡散層２の電圧が
高電圧VIDHに復帰すると、第２入力ゲート電極４
直下の余分の電荷は該電極直下の表面電位が第１
入力ゲート電極３直下の障壁の表面電位φG1と等
しくなるまで入力拡散層２側に流出する。これは
時刻T2においてである。このようにして第２入
力ゲート電極４下の計量用電位の井戸に注入され
た電荷量は、第１入力ゲート電極３に端子７より
加えられる電圧をvG1とすると、電位差（VH−
vG1）に比例する。したがつて注入電荷量はvG1に
対して直線的に変化する。
電極４に端子８よりVHなる電圧が印加されてい
るとき、入力拡散層２が低電圧VIDLになると、過
剰電荷が第１入力ゲート電極３下に形成される障
壁を横切つて第２入力ゲート電極４直下に形成さ
れた計量用電位の井戸に流れ込む。これは時刻
T1においてである。次に入力拡散層２の電圧が
高電圧VIDHに復帰すると、第２入力ゲート電極４
直下の余分の電荷は該電極直下の表面電位が第１
入力ゲート電極３直下の障壁の表面電位φG1と等
しくなるまで入力拡散層２側に流出する。これは
時刻T2においてである。このようにして第２入
力ゲート電極４下の計量用電位の井戸に注入され
た電荷量は、第１入力ゲート電極３に端子７より
加えられる電圧をvG1とすると、電位差（VH−
vG1）に比例する。したがつて注入電荷量はvG1に
対して直線的に変化する。
第３図から明らかなように、以上の電位平衡法
では第１入力ゲート電極３直下の表面電位φG1が
入力拡散層パルス１０の低いレベル電圧VIDLより
も低くなると電荷が注入されない。また第１入力
ゲート電極３に加えられる電圧vG1が、第２入力
ゲート電極４に印加される転送パルス９の高レベ
ル側電圧VHよりも高くなると、第２入力ゲート
電極４の下には電位平衡の後、電荷が残留しな
い。それゆえ入力拡散層パルス１０の低レベル側
電圧VIDLが電荷の転送チヤネル中へのオーバーフ
ローを防ぐための臨界値φR（VRなる電圧が印加さ
れている転送電極下の表面電位）に選ばれたとし
ても、電荷の注入が可能なvG1の範囲はVLとVHの
間に制限される。したがつて、取り扱うアナログ
信号に対しての線形動作を確保するためには、入
力信号をその電圧値の最大あるいは最小がVLと
VHの間に入るような適当な直流バイアス電圧に
重畳して第１入力ゲート電極３に導びく入力バイ
アス回路が必要である。
では第１入力ゲート電極３直下の表面電位φG1が
入力拡散層パルス１０の低いレベル電圧VIDLより
も低くなると電荷が注入されない。また第１入力
ゲート電極３に加えられる電圧vG1が、第２入力
ゲート電極４に印加される転送パルス９の高レベ
ル側電圧VHよりも高くなると、第２入力ゲート
電極４の下には電位平衡の後、電荷が残留しな
い。それゆえ入力拡散層パルス１０の低レベル側
電圧VIDLが電荷の転送チヤネル中へのオーバーフ
ローを防ぐための臨界値φR（VRなる電圧が印加さ
れている転送電極下の表面電位）に選ばれたとし
ても、電荷の注入が可能なvG1の範囲はVLとVHの
間に制限される。したがつて、取り扱うアナログ
信号に対しての線形動作を確保するためには、入
力信号をその電圧値の最大あるいは最小がVLと
VHの間に入るような適当な直流バイアス電圧に
重畳して第１入力ゲート電極３に導びく入力バイ
アス回路が必要である。
入力信号を適当な直流バイアス電圧に車畳して
電荷注入部に導びく入力バイアス回路として、従
来、結合コンデンサと定電圧源、高抵抗から成る
回路が用いられている。この従来例を第４図に示
す。ただし、第４図に示した電荷注入部は第１図
に示したものと同一構造であるとし、電荷の注入
方法としては第１図〜第３図を用いて説明した前
述の電位平衡法を用いるものとする。したがつて
第４図において、第１図と同一の構成要素には同
一番号を付し、電荷注入方法についての説明は省
略する。同図において、信号源１１はコンデンサ
１２を通して第１入力ゲート電極３に結合され、
この第１ゲート電極３は抵抗１３を介して定電圧
源１４に接続されている。信号源１１より供給さ
れる入力信号電圧は、一般には、直流成分V1と
変化分（交流成分）viから成る。いま交流成分と
して周波数aの無ひずみ正弦波を仮定すると、入
力信号電圧の全体の瞬時値vIは vI＝VI＋vi＝VI＋Vin・ejwt (1) で表わされる。ここでVinは正弦波の振幅、ｗ＝
2πsである。これに対して第１入力ゲート電極３
に加わる信号電圧の全の瞬時値vG1は、コンデン
サ１２の容量をCc、定電圧源１４の電圧をEB、
抵抗１３の抵抗値をRBとすると、 vG1＝１／１＋（１／jw.Cc・RB）Vin ・ejwt＋EB (2) となる。すなわち、コンデンサ１２によつて直流
電流が阻止されるから入力信号中の直流成分VI
は消失し、定電圧源１４によつて直流バイアス電
圧EBが設定される。したがつて定電圧源１４の
電圧EBを（VL＋VH）／２とすれば、振幅Vinがほ
ぼ（VH−VL）／２までの正弦波入力に対して線
形動作を確保することが可能である。第４図に示
した従来の回路では、(2)式からも明らかな通り、
信号が高周波の場合、すなわちwCcRB＞＞１の場
合には、vG1＝Vin・ejwt＋EBとなつて、入力信号
の交流成分がそのままの大きさで入力されるが、
信号が低周波になると第１入力ゲート電極３に加
わる正弦波の振幅が減衰する欠点がある。この低
周波特性の劣化はコンデンサ１２の容量Ccとバイ
アス抵抗１３の抵抗値RBを大きな値に選ぶこと
によりある程度は緩和されるが、そのような大容
量コンデンサと高抵抗の寸法は、入力バイアス回
路が同一基板上に集積化されたCCDの構成に重
大な支障をきたすものである。
電荷注入部に導びく入力バイアス回路として、従
来、結合コンデンサと定電圧源、高抵抗から成る
回路が用いられている。この従来例を第４図に示
す。ただし、第４図に示した電荷注入部は第１図
に示したものと同一構造であるとし、電荷の注入
方法としては第１図〜第３図を用いて説明した前
述の電位平衡法を用いるものとする。したがつて
第４図において、第１図と同一の構成要素には同
一番号を付し、電荷注入方法についての説明は省
略する。同図において、信号源１１はコンデンサ
１２を通して第１入力ゲート電極３に結合され、
この第１ゲート電極３は抵抗１３を介して定電圧
源１４に接続されている。信号源１１より供給さ
れる入力信号電圧は、一般には、直流成分V1と
変化分（交流成分）viから成る。いま交流成分と
して周波数aの無ひずみ正弦波を仮定すると、入
力信号電圧の全体の瞬時値vIは vI＝VI＋vi＝VI＋Vin・ejwt (1) で表わされる。ここでVinは正弦波の振幅、ｗ＝
2πsである。これに対して第１入力ゲート電極３
に加わる信号電圧の全の瞬時値vG1は、コンデン
サ１２の容量をCc、定電圧源１４の電圧をEB、
抵抗１３の抵抗値をRBとすると、 vG1＝１／１＋（１／jw.Cc・RB）Vin ・ejwt＋EB (2) となる。すなわち、コンデンサ１２によつて直流
電流が阻止されるから入力信号中の直流成分VI
は消失し、定電圧源１４によつて直流バイアス電
圧EBが設定される。したがつて定電圧源１４の
電圧EBを（VL＋VH）／２とすれば、振幅Vinがほ
ぼ（VH−VL）／２までの正弦波入力に対して線
形動作を確保することが可能である。第４図に示
した従来の回路では、(2)式からも明らかな通り、
信号が高周波の場合、すなわちwCcRB＞＞１の場
合には、vG1＝Vin・ejwt＋EBとなつて、入力信号
の交流成分がそのままの大きさで入力されるが、
信号が低周波になると第１入力ゲート電極３に加
わる正弦波の振幅が減衰する欠点がある。この低
周波特性の劣化はコンデンサ１２の容量Ccとバイ
アス抵抗１３の抵抗値RBを大きな値に選ぶこと
によりある程度は緩和されるが、そのような大容
量コンデンサと高抵抗の寸法は、入力バイアス回
路が同一基板上に集積化されたCCDの構成に重
大な支障をきたすものである。
さらに前述の従来技術による入力バイアス回路
では、入力信号本来の直流成分VIが失なわれる
から、CCDを直流成分の伝送が必要な低域通過
フイルタ等の用途には使用できない。上記従来技
術の欠点がCR結合の使用に起因することは明ら
かである。これに対して本発明の特徴は演算増幅
器の直流差動増幅作用を用いて入力信号の直流レ
ベルをシフトさせる点にある。
では、入力信号本来の直流成分VIが失なわれる
から、CCDを直流成分の伝送が必要な低域通過
フイルタ等の用途には使用できない。上記従来技
術の欠点がCR結合の使用に起因することは明ら
かである。これに対して本発明の特徴は演算増幅
器の直流差動増幅作用を用いて入力信号の直流レ
ベルをシフトさせる点にある。
以下、図面にもとづいて本発明を説明する。
第５図に、本発明によるレベルシフト回路の基
本構成を示す。同図において、２０は演算増幅
器、２１，２２はそれぞれC1，C2なる容量値を
有するコンデンサ、２３，２４，２５はスイツ
チ、２６は定電圧供給回路であり、演算増幅器２
０の出力端子２７がCCDの電荷注入部を構成す
る入力拡散層もしくは入力ゲート電極に導かれ
る。第５図の回路構成において、演算増幅器２０
の出力端子２７は負帰還ループを形成するコンデ
ンサ２２を介して反転側入力端子２８と結ばれ、
該反転側入力端子２８はスイツチ２４を介して片
側が基準電位OVとされたコンデンサ２１のもう
一方の端子３０に結ばれている。さらにこの端子
３０はスイツチ２３を介して信号源３１に導びか
れる。一方、演算増幅器２０の非反転側入力端子
２９には、定電圧供給回路２６より直流電圧VB
が供給される。また、演算増幅器２０の出力端子
２７と反転側入力端子２８の間にはコンデンサ２
２と並列にスイツチ２５が接続されている。そし
て、演算増幅器２０の出力端子２７がCCD電荷
注入部の入力信号電圧印加端子である入力拡散層
もしくは入力ゲート電極に導かれる。なお、ここ
に用いたスイツチ２３，２４，２５は、周期的に
開閉（OFF−ON）を繰り返す周期形スイツチで
ある。
本構成を示す。同図において、２０は演算増幅
器、２１，２２はそれぞれC1，C2なる容量値を
有するコンデンサ、２３，２４，２５はスイツ
チ、２６は定電圧供給回路であり、演算増幅器２
０の出力端子２７がCCDの電荷注入部を構成す
る入力拡散層もしくは入力ゲート電極に導かれ
る。第５図の回路構成において、演算増幅器２０
の出力端子２７は負帰還ループを形成するコンデ
ンサ２２を介して反転側入力端子２８と結ばれ、
該反転側入力端子２８はスイツチ２４を介して片
側が基準電位OVとされたコンデンサ２１のもう
一方の端子３０に結ばれている。さらにこの端子
３０はスイツチ２３を介して信号源３１に導びか
れる。一方、演算増幅器２０の非反転側入力端子
２９には、定電圧供給回路２６より直流電圧VB
が供給される。また、演算増幅器２０の出力端子
２７と反転側入力端子２８の間にはコンデンサ２
２と並列にスイツチ２５が接続されている。そし
て、演算増幅器２０の出力端子２７がCCD電荷
注入部の入力信号電圧印加端子である入力拡散層
もしくは入力ゲート電極に導かれる。なお、ここ
に用いたスイツチ２３，２４，２５は、周期的に
開閉（OFF−ON）を繰り返す周期形スイツチで
ある。
なお、第５図に示した本発明の各構成要素は、
コンデンサ２２が演算増幅器の出力端子と反転側
入力端子の間に接続された第１のコンデンサ、ス
イツチ２５が第１のコンデンサに並列接続された
第１のスイツチ、コンデンサ２１が一端が基準電
位とされた第２のコンデンサ、スイツチ２３およ
びスイツチ２４が前記第２のコンデンサの他の一
端と信号源および演算増幅器の反転入力端子との
間に設けられた第２および第３のスイツチ、定電
圧供給回路２６が演算増幅器の非反転側入力端子
に直流電圧を供給する手段にそれぞれ対応してい
る。
コンデンサ２２が演算増幅器の出力端子と反転側
入力端子の間に接続された第１のコンデンサ、ス
イツチ２５が第１のコンデンサに並列接続された
第１のスイツチ、コンデンサ２１が一端が基準電
位とされた第２のコンデンサ、スイツチ２３およ
びスイツチ２４が前記第２のコンデンサの他の一
端と信号源および演算増幅器の反転入力端子との
間に設けられた第２および第３のスイツチ、定電
圧供給回路２６が演算増幅器の非反転側入力端子
に直流電圧を供給する手段にそれぞれ対応してい
る。
第６図は、第５図に示した本発明に従うレベル
シフト回路の駆動方法の一例におけるスイツチ２
３，２４，２５の開閉手続とそれに伴なう回路動
作を説明するためのタイミング図である。同図に
おいて、３３，３４，３５はそれぞれスイツチ２
３，２４，２５の開閉の時間関係を示しており、
実線区間がスイツチの閉じる（ON）期間、破線
区間がスイツチの開く（OFF）期間に対応して
いる。また、Ａは信号源３１より供給される直流
成分VIと変化分viから成る入力信号電圧波形、Ｂ
はコンデンサ２１の端子間電圧、すなわち端子３
０の電圧波形で、Ｃは演算増幅器出力端子２７に
得られる出力電圧波形である。なお出力電圧波形
Ｃでは簡単化のために演算増幅器２０の立上り時
間およびセツトリング時間に対応する期間が省略
されている。
シフト回路の駆動方法の一例におけるスイツチ２
３，２４，２５の開閉手続とそれに伴なう回路動
作を説明するためのタイミング図である。同図に
おいて、３３，３４，３５はそれぞれスイツチ２
３，２４，２５の開閉の時間関係を示しており、
実線区間がスイツチの閉じる（ON）期間、破線
区間がスイツチの開く（OFF）期間に対応して
いる。また、Ａは信号源３１より供給される直流
成分VIと変化分viから成る入力信号電圧波形、Ｂ
はコンデンサ２１の端子間電圧、すなわち端子３
０の電圧波形で、Ｃは演算増幅器出力端子２７に
得られる出力電圧波形である。なお出力電圧波形
Ｃでは簡単化のために演算増幅器２０の立上り時
間およびセツトリング時間に対応する期間が省略
されている。
第５図と第６図を用いて説明する。ただし、以
下の説明では、便宜上、演算増幅器２０を、無限
大に近い増幅度をもつ理想演算増幅器とする。
下の説明では、便宜上、演算増幅器２０を、無限
大に近い増幅度をもつ理想演算増幅器とする。
まず第６図の時刻t0において、スイツチ２３が
閉じるので、これより、コンデンサ２１の端子電
圧波形Ｂは、入力信号電圧Ａに追従して変化す
る。また、スイツチ２５が閉じるので、演算増幅
器２０は、ユニテイフイードバツク接続となり、
出力端子２７を非反転入力端子２９と等電位、す
なわち、VBに設定する。このとき、コンデンサ
２２の両端には、もちろん電荷は存在しない。時
刻t1においてスイツチ２３が開き、信号源が切り
離されるとコンデンサ２１の端子電圧Ｂは、その
ままこの時刻の入力信号電圧vIに保持される。し
たがつてコンデンサ２１には期間３７中、C1・vI
なる電荷が蓄積保持される。この時刻t2において
スイツチ２５も開くがコンデンサ２２の電荷の変
動はないので、出力端子２７は期間３７中もVB
に固定されたままとなる。次に時刻t2にスイツチ
２４が閉じるとコンデンサ２１が演算増幅器２０
の反転入力端子２８に結ばれるので、演算増幅器
の差動増幅作用と帰還効果により、コンデンサ２
１と２２の間には電荷の移動が生じる。この電荷
の移動は、演算増幅器の反転入力端子２８が非反
転入力端子２９と等電位になると停止する。した
がつて期間３８中、コンデンサ２１の端子電圧Ｂ
はVBとされ、コンデンサ２１よりC1（vI−VB）な
る電荷量がコンデンサ２２へ移動する。移動の前
後において、電荷量の総和は変化しないので、こ
のときの出力端子の電圧Ｃの値をVpとすると C1（vI−VB）＝C2（VB−Vp） なる関係が成り立ち、出力電圧Vpは Vp＝−（C1／C2）vI ＋｛１＋（C1／C2）｝VB (3) となる。時刻t3においてスイツチ２４が開くが、
電荷の移動はないのでコンデンサ２１の端子電圧
Ｂと出力端子２７の電圧Ｃは、期間３９中もその
まま、VBとVpに保持される。以上の時刻t0からt4
までがこの回路の動作の一周期であり、以後t4よ
り同様な動作が繰り返され、入力信号電圧VI′，
VI″に対してそれぞれ出力電圧Vp′，Vp″が順次設
定される。
閉じるので、これより、コンデンサ２１の端子電
圧波形Ｂは、入力信号電圧Ａに追従して変化す
る。また、スイツチ２５が閉じるので、演算増幅
器２０は、ユニテイフイードバツク接続となり、
出力端子２７を非反転入力端子２９と等電位、す
なわち、VBに設定する。このとき、コンデンサ
２２の両端には、もちろん電荷は存在しない。時
刻t1においてスイツチ２３が開き、信号源が切り
離されるとコンデンサ２１の端子電圧Ｂは、その
ままこの時刻の入力信号電圧vIに保持される。し
たがつてコンデンサ２１には期間３７中、C1・vI
なる電荷が蓄積保持される。この時刻t2において
スイツチ２５も開くがコンデンサ２２の電荷の変
動はないので、出力端子２７は期間３７中もVB
に固定されたままとなる。次に時刻t2にスイツチ
２４が閉じるとコンデンサ２１が演算増幅器２０
の反転入力端子２８に結ばれるので、演算増幅器
の差動増幅作用と帰還効果により、コンデンサ２
１と２２の間には電荷の移動が生じる。この電荷
の移動は、演算増幅器の反転入力端子２８が非反
転入力端子２９と等電位になると停止する。した
がつて期間３８中、コンデンサ２１の端子電圧Ｂ
はVBとされ、コンデンサ２１よりC1（vI−VB）な
る電荷量がコンデンサ２２へ移動する。移動の前
後において、電荷量の総和は変化しないので、こ
のときの出力端子の電圧Ｃの値をVpとすると C1（vI−VB）＝C2（VB−Vp） なる関係が成り立ち、出力電圧Vpは Vp＝−（C1／C2）vI ＋｛１＋（C1／C2）｝VB (3) となる。時刻t3においてスイツチ２４が開くが、
電荷の移動はないのでコンデンサ２１の端子電圧
Ｂと出力端子２７の電圧Ｃは、期間３９中もその
まま、VBとVpに保持される。以上の時刻t0からt4
までがこの回路の動作の一周期であり、以後t4よ
り同様な動作が繰り返され、入力信号電圧VI′，
VI″に対してそれぞれ出力電圧Vp′，Vp″が順次設
定される。
以上説明したように、本発明では、スイツチ２
３を閉じることにより信号源３１をコンデンサ２
１と接続し、この後、スイツチ２３を開いて、入
力信号の標本値VIをC1・vIなる電荷としてコンデ
ンサ２１に蓄積保持する。次に、スイツチ２４を
閉じ、非反転入力端子２７に直流電圧VBが印加
された演算増幅器の高い増幅度と帰還効果を利用
してコンデンサ２１からC1（vI−VB）なる量の電
荷をコンデンサ２２に移動させることにより、直
流電圧〔１＋（C1／C2）〕VBに重畳された信号電
圧−（C1／C2）VIを出力する。なお、スイツチ２
５を閉じるごとにコンデンサ２２の電荷はリセツ
トされ、出力電圧ＣはVBとなる。したがつて出
力電圧波形Ｃは４１で示されるVpなるレベルの
期間と４２で示されるVBなるレベルの期間を交
互に繰り返す。
３を閉じることにより信号源３１をコンデンサ２
１と接続し、この後、スイツチ２３を開いて、入
力信号の標本値VIをC1・vIなる電荷としてコンデ
ンサ２１に蓄積保持する。次に、スイツチ２４を
閉じ、非反転入力端子２７に直流電圧VBが印加
された演算増幅器の高い増幅度と帰還効果を利用
してコンデンサ２１からC1（vI−VB）なる量の電
荷をコンデンサ２２に移動させることにより、直
流電圧〔１＋（C1／C2）〕VBに重畳された信号電
圧−（C1／C2）VIを出力する。なお、スイツチ２
５を閉じるごとにコンデンサ２２の電荷はリセツ
トされ、出力電圧ＣはVBとなる。したがつて出
力電圧波形Ｃは４１で示されるVpなるレベルの
期間と４２で示されるVBなるレベルの期間を交
互に繰り返す。
本発明において、第５図に示したコンデンサ２
１と２２の容量値C1とC2を等しい値に選んだ場
合、C1／C2＝１となるので(3)式で示される期間
４１中の出力電圧Vpは Vp＝−vi＋2VB (4) となる。この場合、入力信号電圧の標本値vIはそ
のままの大きさで伝送され、その直流レベルのみ
が2VBだけシフトする。したがつて、第５図にお
ける定電圧供給回路２６の直流電圧VBを所望と
する直流バイアス電圧の1/2に設定することによ
り入力信号の直流バイアスを達成することができ
る。
１と２２の容量値C1とC2を等しい値に選んだ場
合、C1／C2＝１となるので(3)式で示される期間
４１中の出力電圧Vpは Vp＝−vi＋2VB (4) となる。この場合、入力信号電圧の標本値vIはそ
のままの大きさで伝送され、その直流レベルのみ
が2VBだけシフトする。したがつて、第５図にお
ける定電圧供給回路２６の直流電圧VBを所望と
する直流バイアス電圧の1/2に設定することによ
り入力信号の直流バイアスを達成することができ
る。
一方、本発明において、コンデンサ２１，２２
の容量値C1，C2を異なる値に選んだ場合、直流
レベルのシフト機能と併せて、入力信号電圧vIの
増幅または減衰機能が達成されることは(3)式から
も明らかである。すなわち、入力信号標本値電圧
vIは、コンデンサ２１と２２の容量比C1／C2を、
（C1／C2）＞１に選定すれば増幅され、（C1／C2）
＜１に選定すれば減衰されて出力される。もちろ
ん、増幅、減衰のいずれの機能をもたせた場合に
も、選定されたC1／C2の値に応じて、定電圧供
給回路２６の直流電圧VBの値を設定することに
より所望とする直流バイアス電圧が得られること
は云うまでもない。
の容量値C1，C2を異なる値に選んだ場合、直流
レベルのシフト機能と併せて、入力信号電圧vIの
増幅または減衰機能が達成されることは(3)式から
も明らかである。すなわち、入力信号標本値電圧
vIは、コンデンサ２１と２２の容量比C1／C2を、
（C1／C2）＞１に選定すれば増幅され、（C1／C2）
＜１に選定すれば減衰されて出力される。もちろ
ん、増幅、減衰のいずれの機能をもたせた場合に
も、選定されたC1／C2の値に応じて、定電圧供
給回路２６の直流電圧VBの値を設定することに
より所望とする直流バイアス電圧が得られること
は云うまでもない。
本発明では、直流成分VIと変化分viから成る入
力信号電圧瞬時値vIを一端が基準電位OVとされ
たコンデンサ２１にC1・vIなる電荷として標本
化・蓄積し、次に非反転側入力端子が直流電圧
VBとされた演算増幅器を介して、該増幅器の帰
還要素であるコンデンサ２２に、コンデンサ２１
よりC1（vI−VB）なる量の電荷を転送することに
よりレベルシフトを達成しており、レベルシフト
に伴なう入力信号直流成分の消失および低周波特
性の劣化を全く生じないことは(3)，(4)式からも明
らかである。
力信号電圧瞬時値vIを一端が基準電位OVとされ
たコンデンサ２１にC1・vIなる電荷として標本
化・蓄積し、次に非反転側入力端子が直流電圧
VBとされた演算増幅器を介して、該増幅器の帰
還要素であるコンデンサ２２に、コンデンサ２１
よりC1（vI−VB）なる量の電荷を転送することに
よりレベルシフトを達成しており、レベルシフト
に伴なう入力信号直流成分の消失および低周波特
性の劣化を全く生じないことは(3)，(4)式からも明
らかである。
また、この発明に用いるコンデンサ２１，２２
の容量値C1，C2は、スイツチ２３，２４，２５
の容量、配線容量等の影響が無視できる程度の大
きさでよく、したがつて極めて小さな値とするこ
とができる。それゆえスイツチ２３，２４，２５
として例えばMOSトランジスタスイツチを用い、
コンデンサ２１，２２として例えば、MOS集積
回路技術で実現可能なゲート電極−反転層間容量
あるいは二層電極間の容量等を使用すれば、この
発明の集積化は容易に達成される。
の容量値C1，C2は、スイツチ２３，２４，２５
の容量、配線容量等の影響が無視できる程度の大
きさでよく、したがつて極めて小さな値とするこ
とができる。それゆえスイツチ２３，２４，２５
として例えばMOSトランジスタスイツチを用い、
コンデンサ２１，２２として例えば、MOS集積
回路技術で実現可能なゲート電極−反転層間容量
あるいは二層電極間の容量等を使用すれば、この
発明の集積化は容易に達成される。
以上説明したように、この発明は、レベルシフ
トに伴なう低周波特性劣化の改善に大きな利点が
あり、さらに大容量、高抵抗を用いることなくレ
ベルシフトが達成されるので集積化に適してい
る。
トに伴なう低周波特性劣化の改善に大きな利点が
あり、さらに大容量、高抵抗を用いることなくレ
ベルシフトが達成されるので集積化に適してい
る。
第６図から明らかなように、本発明の動作の一
周期には、演算増幅器の高い増幅度と帰還効果を
利用してレベルシフトを達成する期間（スイツチ
２４が閉じた状態となる期間３８）の他に、コン
デンサ２２の電荷を放電するリセツト期間（スイ
ツチ２５が閉じた状態となる期間３６）と、リセ
ツト期間をレベルシフト達成期間３８と隔絶する
ための二つの期間（スイツチ２４と２５がともに
開いた状態となる期間３７および３９）が必要で
ある。さらに入力信号を標本化し、コンデンサ２
１に蓄積・保持させるための期間も必要である
が、これには第６図の例に示したようにリセツト
期間３６とその後の期間３７を重複して充当する
ことができる。したがつて本発明のスイツチ開閉
手続では、一周期中、すくなくとも４回のスイツ
チ操作が行なわれ、４つの期間３６，３７，３
８，３９が設定される。
周期には、演算増幅器の高い増幅度と帰還効果を
利用してレベルシフトを達成する期間（スイツチ
２４が閉じた状態となる期間３８）の他に、コン
デンサ２２の電荷を放電するリセツト期間（スイ
ツチ２５が閉じた状態となる期間３６）と、リセ
ツト期間をレベルシフト達成期間３８と隔絶する
ための二つの期間（スイツチ２４と２５がともに
開いた状態となる期間３７および３９）が必要で
ある。さらに入力信号を標本化し、コンデンサ２
１に蓄積・保持させるための期間も必要である
が、これには第６図の例に示したようにリセツト
期間３６とその後の期間３７を重複して充当する
ことができる。したがつて本発明のスイツチ開閉
手続では、一周期中、すくなくとも４回のスイツ
チ操作が行なわれ、４つの期間３６，３７，３
８，３９が設定される。
以上のように本発明では、スイツチ２４が閉じ
た状態となるときには他のスイツチ２３，２５が
開いた状態となるようにスイツチの開閉手続が選
ばれており、この開閉手続を周期的に繰り返すよ
うな駆動方法が採られる。
た状態となるときには他のスイツチ２３，２５が
開いた状態となるようにスイツチの開閉手続が選
ばれており、この開閉手続を周期的に繰り返すよ
うな駆動方法が採られる。
ただし、第６図に示したスイツチ２３，２４，
２５の開閉手続は、単なる一例であつて、これに
限るものではない。すなわち、この発明では、ス
イツチ２４の閉じた状態（期間３６）が、スイツ
チ２３および２５の閉じた状態（期間３６）と重
なり合わないという条件さえ満足されれば、他の
時間関係、例えば期間３６，３７，３８，３９の
それぞれ一周期中に占める割合等は、どのように
選んでもよい。また第６図の場合のようにスイツ
チ２３と２５が、かならずしも同一期間に閉じた
状態となる必要もない。したがつてスイツチ２
３，２４，２５の開閉手続には非常に多くの変形
が可能である。
２５の開閉手続は、単なる一例であつて、これに
限るものではない。すなわち、この発明では、ス
イツチ２４の閉じた状態（期間３６）が、スイツ
チ２３および２５の閉じた状態（期間３６）と重
なり合わないという条件さえ満足されれば、他の
時間関係、例えば期間３６，３７，３８，３９の
それぞれ一周期中に占める割合等は、どのように
選んでもよい。また第６図の場合のようにスイツ
チ２３と２５が、かならずしも同一期間に閉じた
状態となる必要もない。したがつてスイツチ２
３，２４，２５の開閉手続には非常に多くの変形
が可能である。
第７図および第８図に、この発明を、電荷注入
方法として電位平衡法を用いたCCDに適用した
場合についての一実施例を示す。すなわち、第７
図は本発明の一実施例を示す回路構成図、第８図
はこの実施例における回路動作を説明するための
タイミング図である。第７図において、２，３，
４，６，８は、第４図と同一構成要素であり、２
０，２１，２２，２６，３１は第５図と同一構成
要素である。ただし、この実施例ではコンデンサ
２１，２２の容量値C1，C2が等しい値に選定さ
れているものとする。また、この実施例では第５
図におけるスイツチ２３，２５および２４の具体
例としてMOSトランジスタスイツチ４３，４５
および４４が用いられており、これらの開閉状態
は端子４６および４７に印加されるパルス電圧に
より制御される。なお、この実施例でも、CCD
の電荷注入部は第１図と同一の構造を有するもの
とし、電荷注入方法としては、第２図および第３
図で説明した電位平衡法が用いられるものとす
る。したがつて、端子６，８にはそれぞれ、第２
図に示したのと同一波形のパルス電圧１０，９が
印加されるものとする。第８図において、４８は
MOSトランジスタスイツチ４３および４５を制
御するパルス電圧、４９はMOSトランジスタス
イツチ４４を制御するパルス電圧であり、これら
の周期はCCDに印加されるパルス電圧１０，９
の周期に等しく選ばれている。なお、この例で
は、CCDがＮチヤネル型であるから、MOSトラ
ンジスタもＮチヤネル型のものを用いることとし
て、パルス電圧４８，４９を描いた。それゆえ、
パルス電圧４８および４９が高レベルVHになる
期間がスイツチ４３，４５および４４の閉じる期
間となり、低レベルVLになる期間がスイツチ４
３，４５および４４の開く期間となる。第９図に
示したパルス電圧４８および４９によつて制御さ
れるMOSトランジスタスイツチ４３，４５およ
び４４の開閉手続は、第６図に示したスイツチ２
３，２４，２５の開閉手続と全く同一となつてお
り、この実施例においても第６図の場合と同様、
入力信号電圧ＡよりC′に示されるような出力電圧
波形が得られる。ただし、この実施例では前述の
ようにコンデンサ２１，２２の容量値を等しい値
に選定しているので、期間４１における出力電圧
Vpは、(4)式に示した通り−vI＋2VBに設定され
る。
方法として電位平衡法を用いたCCDに適用した
場合についての一実施例を示す。すなわち、第７
図は本発明の一実施例を示す回路構成図、第８図
はこの実施例における回路動作を説明するための
タイミング図である。第７図において、２，３，
４，６，８は、第４図と同一構成要素であり、２
０，２１，２２，２６，３１は第５図と同一構成
要素である。ただし、この実施例ではコンデンサ
２１，２２の容量値C1，C2が等しい値に選定さ
れているものとする。また、この実施例では第５
図におけるスイツチ２３，２５および２４の具体
例としてMOSトランジスタスイツチ４３，４５
および４４が用いられており、これらの開閉状態
は端子４６および４７に印加されるパルス電圧に
より制御される。なお、この実施例でも、CCD
の電荷注入部は第１図と同一の構造を有するもの
とし、電荷注入方法としては、第２図および第３
図で説明した電位平衡法が用いられるものとす
る。したがつて、端子６，８にはそれぞれ、第２
図に示したのと同一波形のパルス電圧１０，９が
印加されるものとする。第８図において、４８は
MOSトランジスタスイツチ４３および４５を制
御するパルス電圧、４９はMOSトランジスタス
イツチ４４を制御するパルス電圧であり、これら
の周期はCCDに印加されるパルス電圧１０，９
の周期に等しく選ばれている。なお、この例で
は、CCDがＮチヤネル型であるから、MOSトラ
ンジスタもＮチヤネル型のものを用いることとし
て、パルス電圧４８，４９を描いた。それゆえ、
パルス電圧４８および４９が高レベルVHになる
期間がスイツチ４３，４５および４４の閉じる期
間となり、低レベルVLになる期間がスイツチ４
３，４５および４４の開く期間となる。第９図に
示したパルス電圧４８および４９によつて制御さ
れるMOSトランジスタスイツチ４３，４５およ
び４４の開閉手続は、第６図に示したスイツチ２
３，２４，２５の開閉手続と全く同一となつてお
り、この実施例においても第６図の場合と同様、
入力信号電圧ＡよりC′に示されるような出力電圧
波形が得られる。ただし、この実施例では前述の
ようにコンデンサ２１，２２の容量値を等しい値
に選定しているので、期間４１における出力電圧
Vpは、(4)式に示した通り−vI＋2VBに設定され
る。
次に、出力電圧波形C′はCCDの第１入力ゲー
ト電極３に導びかれる。出力電圧波形C′は、階段
状の波形であるが、出力電圧が−VIN＋2VBとな
る期間４１中に、パルス電圧１０が低レベルVIDL
となるようにすれば、入力信号は何ら支障なく、
電荷に変換される。すなわち、この実施例によれ
ば電荷が注入される時刻T1において、直流成分
VIと交流成分viから成る入力信号の標本値vIが
2VBなる直流バイアス電圧に重畳されて入力ゲー
ト電極３に導びかれており、入力信号電圧の全体
の瞬時値vIが何ら劣化することなく信号電荷に変
換されることは明らかである。線形動作が確保さ
れる第１入力ゲート電極３の電圧範囲は、前述の
ようにVLとVHの間であるから、第７図における
定電圧供給回路２６の直流電圧VBを（VL＋
VH）／４に選ぶことにより、この実施例では、
全体の瞬時値の最小と最大が−（VH−VL）／２と
（VH−VL）／２の間にある信号電圧を入力するこ
とができる。以上のようにこの実施例によれば、
入力信号が直流および低周波成分を損なわれるこ
となく適当な直流バイアス電圧に重畳されて
CCDの電荷注入部に導びかれており、入力信号
電圧の全体の瞬時値がそのままの大きさで伝送さ
れて、電荷に変換されるので、従来の電荷注入部
に比べ低周波特性がはるかに改善されたことは明
らかである。したがつて、電荷注入部における周
波数特性が直流まで平坦に伸びたCCDが実現さ
れる。
ト電極３に導びかれる。出力電圧波形C′は、階段
状の波形であるが、出力電圧が−VIN＋2VBとな
る期間４１中に、パルス電圧１０が低レベルVIDL
となるようにすれば、入力信号は何ら支障なく、
電荷に変換される。すなわち、この実施例によれ
ば電荷が注入される時刻T1において、直流成分
VIと交流成分viから成る入力信号の標本値vIが
2VBなる直流バイアス電圧に重畳されて入力ゲー
ト電極３に導びかれており、入力信号電圧の全体
の瞬時値vIが何ら劣化することなく信号電荷に変
換されることは明らかである。線形動作が確保さ
れる第１入力ゲート電極３の電圧範囲は、前述の
ようにVLとVHの間であるから、第７図における
定電圧供給回路２６の直流電圧VBを（VL＋
VH）／４に選ぶことにより、この実施例では、
全体の瞬時値の最小と最大が−（VH−VL）／２と
（VH−VL）／２の間にある信号電圧を入力するこ
とができる。以上のようにこの実施例によれば、
入力信号が直流および低周波成分を損なわれるこ
となく適当な直流バイアス電圧に重畳されて
CCDの電荷注入部に導びかれており、入力信号
電圧の全体の瞬時値がそのままの大きさで伝送さ
れて、電荷に変換されるので、従来の電荷注入部
に比べ低周波特性がはるかに改善されたことは明
らかである。したがつて、電荷注入部における周
波数特性が直流まで平坦に伸びたCCDが実現さ
れる。
この実施例に用られるコンデンサ２１，２２の
容量値は、MOSトランジスタスイツチのゲート
容量の影響が無視できる程度の大きさでよく、非
常に小さい値に選ぶことができる。このような小
容量コンデンサはMOS集積回路によりゲート電
極−反転層間、あるいは二層電極間の絶縁膜容量
等として容易に実現可能である。したがつて定電
圧供給回路２６として例えばMOSトランジスタ
で構成される電圧デイバイダ等を使用すれば、第
７図に示したこの実施例のすべての構成要素は同
一基板上に同一プロセスで製造することができ
る。
容量値は、MOSトランジスタスイツチのゲート
容量の影響が無視できる程度の大きさでよく、非
常に小さい値に選ぶことができる。このような小
容量コンデンサはMOS集積回路によりゲート電
極−反転層間、あるいは二層電極間の絶縁膜容量
等として容易に実現可能である。したがつて定電
圧供給回路２６として例えばMOSトランジスタ
で構成される電圧デイバイダ等を使用すれば、第
７図に示したこの実施例のすべての構成要素は同
一基板上に同一プロセスで製造することができ
る。
したがつて、入力バイアス回路が同一基板上に
集積化されたCCDが得られる。
集積化されたCCDが得られる。
なお、上記実施例における定電圧供給回路２６
は、電荷注入部の第１入力ゲート電極３に最適直
流バイアス電圧2VBボルトを与えるために必要な
もので、この電圧2VBの存在によつて信号電圧vI
とは無関係なバイアス電荷（VH−2VBに比例す
る）が注入されるが、このバイアス電荷は、適当
な電荷検出方法を用いれば、信号電荷（vIに比例
する）より分離できる。そのような電荷検出方法
の一例として分割電極型CCDの電荷検出方法が
ある。この検出方法では差動増幅器を用いること
により、上記バイアス電荷を相殺するので、出力
信号電圧はバイアス電圧2VBとは独立に設定さ
れ、入力信号の瞬時値vIが出力される。このよう
に本発明を、差動増幅器を用いた電荷検出方法を
有するCCDに適用した場合、本発明によつて入
力可能となつた信号電圧の直流成分および低周波
成分が出力信号においても正確に設定されるので
本発明の効果は著しい。
は、電荷注入部の第１入力ゲート電極３に最適直
流バイアス電圧2VBボルトを与えるために必要な
もので、この電圧2VBの存在によつて信号電圧vI
とは無関係なバイアス電荷（VH−2VBに比例す
る）が注入されるが、このバイアス電荷は、適当
な電荷検出方法を用いれば、信号電荷（vIに比例
する）より分離できる。そのような電荷検出方法
の一例として分割電極型CCDの電荷検出方法が
ある。この検出方法では差動増幅器を用いること
により、上記バイアス電荷を相殺するので、出力
信号電圧はバイアス電圧2VBとは独立に設定さ
れ、入力信号の瞬時値vIが出力される。このよう
に本発明を、差動増幅器を用いた電荷検出方法を
有するCCDに適用した場合、本発明によつて入
力可能となつた信号電圧の直流成分および低周波
成分が出力信号においても正確に設定されるので
本発明の効果は著しい。
なお、上記実施例では、入力拡散層と２個の入
力ゲート電極を有する構造の電荷注入部をもつ
CCDを用い、最も簡単な電位平衡法を行うため
に演算増幅器２０の出力端子を第１ゲート電極３
に接続し、第２ゲート電極４に転送パルスを印加
したが、これとは別の型の電位平衡法（具体的な
方法は、文献アイ・イー・イー・イージヤーナル
オブソリツドステートサーキツツ（IEEE J.
Solid−State Circuits.）Vol.SC−10，No.２，
pp.81−92，April 1975に詳しく記載されている）
を行うために第１ゲート電極３には適当な直流基
準電圧を印加し、演算増幅器２０の出力端子を第
２ゲート電極４に接続してもよい。
力ゲート電極を有する構造の電荷注入部をもつ
CCDを用い、最も簡単な電位平衡法を行うため
に演算増幅器２０の出力端子を第１ゲート電極３
に接続し、第２ゲート電極４に転送パルスを印加
したが、これとは別の型の電位平衡法（具体的な
方法は、文献アイ・イー・イー・イージヤーナル
オブソリツドステートサーキツツ（IEEE J.
Solid−State Circuits.）Vol.SC−10，No.２，
pp.81−92，April 1975に詳しく記載されている）
を行うために第１ゲート電極３には適当な直流基
準電圧を印加し、演算増幅器２０の出力端子を第
２ゲート電極４に接続してもよい。
また、演算増幅器２０の出力端子をCCD電荷
注入部の入力拡散層２に接続し、適当な直流バイ
アス電圧に重畳された入力信号電圧を入力拡散層
２に導くことによつても上記実施例と同様な作用
効果が達成される。入力信号電圧を入力拡散層に
供給する電荷注入方法として、ダイオード・カツ
トオフ法が知られている。この方法は、文献ア
イ・イー・イー・イー・ジヤーナルオブソリツド
ステートサーキツツ（IEEE J.Solid−State
Circuits.Vol.SC−10，No.２，pp.81−92，April
1975）に詳しく記載されているように、一般に、
入力拡散層と１個の入力ゲート電極を有する（第
１図における第１および第２の入力ゲート電極３
および４のいずれかが省かれた）構造の電荷注入
部をもつCCDに対して用いられる方法で、入力
拡散層に入力信号電圧を供給する一方、第１番目
の転送電極下に電位の井戸が形成されている期間
内に、短時間だけ入力ゲート電極下を導通状態と
し、入力拡散層と第１番目の転送電極下の電位を
等電位とした後、再び入力ゲート電極下を非導通
状態とすることにより、入力拡散層から第１番目
の転送電極下に形成される計量用の電位の井戸に
信号電圧に比例した電荷を注入するものである。
このため、入力ゲート電極には幅の狭い正方向パ
ルスが印加される。すなわち、入力拡散層と１個
の入力ゲート電極を有する構造の電荷注入部をも
つCCDを用い、ダイオード・カツトオフ法を実
施するために、演算増幅器２０の出力端子を入力
拡散層に接続し、入力ゲート電極に幅の狭い正方
向パルスを印加することによつても、上記実施例
と同様の作用効果が達成される。
注入部の入力拡散層２に接続し、適当な直流バイ
アス電圧に重畳された入力信号電圧を入力拡散層
２に導くことによつても上記実施例と同様な作用
効果が達成される。入力信号電圧を入力拡散層に
供給する電荷注入方法として、ダイオード・カツ
トオフ法が知られている。この方法は、文献ア
イ・イー・イー・イー・ジヤーナルオブソリツド
ステートサーキツツ（IEEE J.Solid−State
Circuits.Vol.SC−10，No.２，pp.81−92，April
1975）に詳しく記載されているように、一般に、
入力拡散層と１個の入力ゲート電極を有する（第
１図における第１および第２の入力ゲート電極３
および４のいずれかが省かれた）構造の電荷注入
部をもつCCDに対して用いられる方法で、入力
拡散層に入力信号電圧を供給する一方、第１番目
の転送電極下に電位の井戸が形成されている期間
内に、短時間だけ入力ゲート電極下を導通状態と
し、入力拡散層と第１番目の転送電極下の電位を
等電位とした後、再び入力ゲート電極下を非導通
状態とすることにより、入力拡散層から第１番目
の転送電極下に形成される計量用の電位の井戸に
信号電圧に比例した電荷を注入するものである。
このため、入力ゲート電極には幅の狭い正方向パ
ルスが印加される。すなわち、入力拡散層と１個
の入力ゲート電極を有する構造の電荷注入部をも
つCCDを用い、ダイオード・カツトオフ法を実
施するために、演算増幅器２０の出力端子を入力
拡散層に接続し、入力ゲート電極に幅の狭い正方
向パルスを印加することによつても、上記実施例
と同様の作用効果が達成される。
以上のように、上記実施例は単なる一例であつ
て、ダイナミツク注入法、ダイオード・カツトオ
フ法、電位平衡法等、入力拡散層もしくは入力ゲ
ート電極に信号電圧を導くことにより、電気的に
電荷の注入を行うあらゆる形のCCDの入力バイ
アス回路に広くこの発明が適用できることは本明
細書の記載からも明らかである。
て、ダイナミツク注入法、ダイオード・カツトオ
フ法、電位平衡法等、入力拡散層もしくは入力ゲ
ート電極に信号電圧を導くことにより、電気的に
電荷の注入を行うあらゆる形のCCDの入力バイ
アス回路に広くこの発明が適用できることは本明
細書の記載からも明らかである。
また、上記実施例では、入力バイアス回路を構
成するコンデンサ２１，２２の容量値C1，C2を
等しい値に選定し、入力信号電圧をそのままの大
きさでCCDの電荷注入部に導びいたが、容量値
C1，C2を異なる値に選定した場合にも入力バイ
アス回路は同様に構成できる。この場合、前述の
ように入力信号電圧が入力バイアス回路において
容量比C1／C2に応じて増幅または減衰されて
CCDの電荷注入部に導びかれることなり、入力
部において利得（損失）を設定することが可能な
極めて有用なCCDを提供することができる。
成するコンデンサ２１，２２の容量値C1，C2を
等しい値に選定し、入力信号電圧をそのままの大
きさでCCDの電荷注入部に導びいたが、容量値
C1，C2を異なる値に選定した場合にも入力バイ
アス回路は同様に構成できる。この場合、前述の
ように入力信号電圧が入力バイアス回路において
容量比C1／C2に応じて増幅または減衰されて
CCDの電荷注入部に導びかれることなり、入力
部において利得（損失）を設定することが可能な
極めて有用なCCDを提供することができる。
なお、上記実施例では、３個のMOSトランジ
スタスイツチ４３，４４、および４５を用いた
が、これらは、回路の基本動作を達成するために
不可欠な最低限のMOSトランジスタスイツチで
あつて、必要に応じてこれらの外に付加のスイツ
チを増設することができる。例えば、MOSトラ
ンジスタスイツチに特有なゲート蓄積電荷の分配
によるフイードスルー誤差を低減するために、付
加のスイツチを増設すること等が可能である。
スタスイツチ４３，４４、および４５を用いた
が、これらは、回路の基本動作を達成するために
不可欠な最低限のMOSトランジスタスイツチで
あつて、必要に応じてこれらの外に付加のスイツ
チを増設することができる。例えば、MOSトラ
ンジスタスイツチに特有なゲート蓄積電荷の分配
によるフイードスルー誤差を低減するために、付
加のスイツチを増設すること等が可能である。
以上説明したように、この発明は、レベルシフ
トに伴なう低周波特性劣化の改善に大きな利点が
あり、さらに集積化にも適しているためCCDの
入力バイアス回路として用いたときその効果は著
しい。
トに伴なう低周波特性劣化の改善に大きな利点が
あり、さらに集積化にも適しているためCCDの
入力バイアス回路として用いたときその効果は著
しい。
第１図は従来のCCDにおける電荷注入部付近
の構造の一例を示す図であり、１は半導体基板、
２は入力拡散層、３，４は電極、５は絶縁膜、
６，７，８は端子である。第２図は第１図の
CCDに用られる電荷注入方法の一例を説明する
ために示した駆動パルス電圧の波形例である。第
３図は第１図と第２図で示された電荷注入方法の
２つの時刻における表面電位分布と電荷分布を表
わした図である。第４図は入力信号を適当な直流
バイアス電圧に重畳して電荷注入部に導びく入力
バイアス回路の従来例を示す図であり、１１は信
号源、１２はコンデンサ、１３は抵抗、１４は定
電圧源である。第５図は本発明の基本的な構成を
示す図であり、２０は演算増幅器、２１，２２は
コンデンサ、２３，２４，２５はスイツチ、２６
は定電圧供給回路、３１は信号源である。第６図
は第５図におけるスイツチ２３，２４，２５の駆
動方法の一例とそれに伴なう本発明の動作を説明
するためのタイミング図であり３３，３４，３５
はスイツチ２３，２４，２５の開閉手続の一例、
Ａは入力信号電圧波形、Ｂはコンデンサ２１の端
子電圧波形、Ｃは演算増幅器２０の出力端子に現
われる出力電圧波形である。第７図と第８図は、
この発明をCCDの入力バイアス回路に適用した
具体的な実施例を示し、第７図は構成図、第８図
はタイミング図で、４３，４４，４５はMOSト
ランジスタスイツチ、４６は４３，４５の制御用
端子、４７は４４の制御用端子、４８，４９は端
子４６，４７に印加されるパルス電圧である。
の構造の一例を示す図であり、１は半導体基板、
２は入力拡散層、３，４は電極、５は絶縁膜、
６，７，８は端子である。第２図は第１図の
CCDに用られる電荷注入方法の一例を説明する
ために示した駆動パルス電圧の波形例である。第
３図は第１図と第２図で示された電荷注入方法の
２つの時刻における表面電位分布と電荷分布を表
わした図である。第４図は入力信号を適当な直流
バイアス電圧に重畳して電荷注入部に導びく入力
バイアス回路の従来例を示す図であり、１１は信
号源、１２はコンデンサ、１３は抵抗、１４は定
電圧源である。第５図は本発明の基本的な構成を
示す図であり、２０は演算増幅器、２１，２２は
コンデンサ、２３，２４，２５はスイツチ、２６
は定電圧供給回路、３１は信号源である。第６図
は第５図におけるスイツチ２３，２４，２５の駆
動方法の一例とそれに伴なう本発明の動作を説明
するためのタイミング図であり３３，３４，３５
はスイツチ２３，２４，２５の開閉手続の一例、
Ａは入力信号電圧波形、Ｂはコンデンサ２１の端
子電圧波形、Ｃは演算増幅器２０の出力端子に現
われる出力電圧波形である。第７図と第８図は、
この発明をCCDの入力バイアス回路に適用した
具体的な実施例を示し、第７図は構成図、第８図
はタイミング図で、４３，４４，４５はMOSト
ランジスタスイツチ、４６は４３，４５の制御用
端子、４７は４４の制御用端子、４８，４９は端
子４６，４７に印加されるパルス電圧である。
Claims (1)
- 【特許請求の範囲】 １ すくなくとも、演算増幅器と、該増幅器の出
力端子と反転側入力端子の間に接続された第１の
コンデンサと、該コンデンサに並列接続された第
１のスイツチと、信号源電圧を一時保持するため
の第２のコンデンサと、該コンデンサと信号源及
び前記演算増幅器の反転入力端子との間に設けら
れた第２および第３のスイツチと、前記演算増幅
器の非反転入力端子に直流電圧を供給する手段と
を備え、前記演算増幅器の出力端子を電荷転送素
子の電荷注入部を構成する入力拡散層もしくは入
力ゲート電極に接続したことを特徴とするレベル
シフト回路。 ２ すくなくとも、演算増幅器と、該増幅器の出
力端子と反転側入力端子の間に接続された第１の
コンデンサと、該コンデンサに並列接続された第
１のスイツチと、信号源電圧を一時保持するため
の第２のコンデンサと、該コンデンサと信号源及
び前記演算増幅器の反転入力端子との間に設けら
れた第２および第３のスイツチと、前記演算増幅
器の非反転入力端子に直流電圧を供給する手段と
を備え、前記演算増幅器の出力端子を電荷転送素
子の電荷注入部を構成する入力拡散層もしくは入
力ゲート電極に接続したことを特徴とするレベル
シフト回路の駆動方法であつて、前記第１、第２
および第３のスイツチの開閉手段を、第３のスイ
ツチが閉じた状態となるときには他のスイツチが
開いた状態となるように選び、かつ、この開閉手
続を周期的に繰り返すようにしたことを特徴とす
るレベルシフト回路の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11647679A JPS5640319A (en) | 1979-09-11 | 1979-09-11 | Level shift circuit and its driving method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11647679A JPS5640319A (en) | 1979-09-11 | 1979-09-11 | Level shift circuit and its driving method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5640319A JPS5640319A (en) | 1981-04-16 |
| JPS6325532B2 true JPS6325532B2 (ja) | 1988-05-25 |
Family
ID=14688041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11647679A Granted JPS5640319A (en) | 1979-09-11 | 1979-09-11 | Level shift circuit and its driving method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5640319A (ja) |
-
1979
- 1979-09-11 JP JP11647679A patent/JPS5640319A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5640319A (en) | 1981-04-16 |
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