JPS63255751A - メインメモリ容量自動検出装置 - Google Patents
メインメモリ容量自動検出装置Info
- Publication number
- JPS63255751A JPS63255751A JP62090335A JP9033587A JPS63255751A JP S63255751 A JPS63255751 A JP S63255751A JP 62090335 A JP62090335 A JP 62090335A JP 9033587 A JP9033587 A JP 9033587A JP S63255751 A JPS63255751 A JP S63255751A
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- JP
- Japan
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- memory
- address
- signal
- cpu
- memory capacity
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- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く技術分野〉
本発明は、コンピュータシステムにおいて、メインメモ
リのメモリ容量を増設した場合に、増設分を含めた全体
のメモリ容量を自動的に検出できるようにしたメインメ
モリ容積自動検出装置に関する。
リのメモリ容量を増設した場合に、増設分を含めた全体
のメモリ容量を自動的に検出できるようにしたメインメ
モリ容積自動検出装置に関する。
〈従来技術〉
一般に、コンピュータシステムにおいては、アプリケー
ションプログラム等の容量に対応してメモリ容量を適宜
増設することか必要となる場合がある。このため、従来
のコンピュータシステムでは、メインメモリのメモリ容
量を一定単位で増設できるようにしている。その際、た
とえば、データ処理を行なうアブリケーンヨンプログラ
ムを外部記憶装置からメインメモリにロードする際に、
現存する全体のメモリ容量を認識してロード可能である
か否かを判定する必要がある。
ションプログラム等の容量に対応してメモリ容量を適宜
増設することか必要となる場合がある。このため、従来
のコンピュータシステムでは、メインメモリのメモリ容
量を一定単位で増設できるようにしている。その際、た
とえば、データ処理を行なうアブリケーンヨンプログラ
ムを外部記憶装置からメインメモリにロードする際に、
現存する全体のメモリ容量を認識してロード可能である
か否かを判定する必要がある。
従来、メモリ容量の増設分をＣＰＵに認識させるには、
専用の外部設定スイッチを設け、メモリ容量の増設分に
対応した数だけ外部設定スイッチをオンにしてＣＰＵに
知らせるようにしていた。
専用の外部設定スイッチを設け、メモリ容量の増設分に
対応した数だけ外部設定スイッチをオンにしてＣＰＵに
知らせるようにしていた。
しかしながら、ＩＣ基板上に外部設定スイッチを設ける
構成ではスイッチ類のために余分のスペースが必要とな
り、スペークファクタの点で不利となる。また、外部設
定スイッチを増設分に応じて操作するのでは、スイッチ
の設定誤りを起こす恐れがある。
構成ではスイッチ類のために余分のスペースが必要とな
り、スペークファクタの点で不利となる。また、外部設
定スイッチを増設分に応じて操作するのでは、スイッチ
の設定誤りを起こす恐れがある。
〈発明の目的〉
本発明は、上述の問題点に鑑みてなされたものであって
、メインメモリのメモリ容量を増設した場合に、増設分
を含めた全体のメモリ容量を自動的に検出できるように
して、メモリ容量を確実にＣＩ） Ｕ内部で認識できる
ようにすることを目的とする。
、メインメモリのメモリ容量を増設した場合に、増設分
を含めた全体のメモリ容量を自動的に検出できるように
して、メモリ容量を確実にＣＩ） Ｕ内部で認識できる
ようにすることを目的とする。
〈発明の＋１育成〉
本発明は、上記目的を達成するため、次の構成を採る。
すなわち、本発明では、メインメモリを構成するベース
メモリと増設メモリの各々に対して、これらの各メモリ
に予め割り付けられたアドレスとＣＰＵから与えられる
メモリアクセスアドレスとを比較するアドレスコンパレ
ータを四則的に設け、かつ、前記メモリアクセスアドレ
スを起動信号として、前記各アドレスコンパレータから
出力されるアドレス一致信号をリセット信号としてそれ
ぞれ人力するタイマーを設ける一方、ＣＰＵは、前記タ
イマーからのタイムアウト信号の有無を判別する判別部
と、この判別部から出力されたタイムアウト信号無しを
示す判別信号に応答して前記ベースメモリと増設メモリ
の各メモリ容量をカウントアツプするカウンタ部とを備
えた構成とした。
メモリと増設メモリの各々に対して、これらの各メモリ
に予め割り付けられたアドレスとＣＰＵから与えられる
メモリアクセスアドレスとを比較するアドレスコンパレ
ータを四則的に設け、かつ、前記メモリアクセスアドレ
スを起動信号として、前記各アドレスコンパレータから
出力されるアドレス一致信号をリセット信号としてそれ
ぞれ人力するタイマーを設ける一方、ＣＰＵは、前記タ
イマーからのタイムアウト信号の有無を判別する判別部
と、この判別部から出力されたタイムアウト信号無しを
示す判別信号に応答して前記ベースメモリと増設メモリ
の各メモリ容量をカウントアツプするカウンタ部とを備
えた構成とした。
この構成によれば、システム立ち上げ時にＩＰＬ用ＲＯ
Ｍから読み出されたイニシャルプログラムに基づいてＣ
ＰＵがベースメモリと増設メモリに対して個別にアクセ
スする際、各メモリが存在する眼り各アドレスコンパレ
ータからアドレス一致信号が出力され、このアドレス一
致信号によりタイマーがリセットされる。そして、タイ
マーからタイムアウト信号が出力されない間は、カウン
タ部によりベースメモリと増設メモリの各メモリ容量が
カウントアツプされる。ＣＰｔＪのアクセスに対して対
応するメモリか無くなると、タイマーはリセットされな
くなってタイムアウト信号が出力される。このタイムア
ウト信号は判別部で判別され、次いで、カウンタ部でそ
れまでにカウントアツプされていたメモリ容量の値がシ
ステム情報テーブルにセットされる。したがって、これ
によりメインメモリ全体のメモリ容量が判別されろこと
になる。
Ｍから読み出されたイニシャルプログラムに基づいてＣ
ＰＵがベースメモリと増設メモリに対して個別にアクセ
スする際、各メモリが存在する眼り各アドレスコンパレ
ータからアドレス一致信号が出力され、このアドレス一
致信号によりタイマーがリセットされる。そして、タイ
マーからタイムアウト信号が出力されない間は、カウン
タ部によりベースメモリと増設メモリの各メモリ容量が
カウントアツプされる。ＣＰｔＪのアクセスに対して対
応するメモリか無くなると、タイマーはリセットされな
くなってタイムアウト信号が出力される。このタイムア
ウト信号は判別部で判別され、次いで、カウンタ部でそ
れまでにカウントアツプされていたメモリ容量の値がシ
ステム情報テーブルにセットされる。したがって、これ
によりメインメモリ全体のメモリ容量が判別されろこと
になる。
〈実施例〉
以下、本発明を図面に示す実施例に基づいて詳細に説明
する。
する。
第１図は、本発明の実施例を示すメインメモリ容５１自
動検出装置の全体構成を示すブロック図である。同図に
おいて、符号ｌはＣＰＵ、２はイニノヤルブログラ１４
０−ダ（ＩＰＬ）用のＲＯＭ、４はメインメモリである
。
動検出装置の全体構成を示すブロック図である。同図に
おいて、符号ｌはＣＰＵ、２はイニノヤルブログラ１４
０−ダ（ＩＰＬ）用のＲＯＭ、４はメインメモリである
。
上記のメインメモリ４は、第２図に示すように、既設の
ベースメモリ４ａと、メモリ容量増設用として付加され
る一定単位のメモリ容量を有するｎ個の増設メモリ４ｂ
、〜４ｂｎとからなる。そして、ベースメモリ４ａには
、各種のバッファ、レジスタが割り付けられ、また、バ
スエラー発生時のベクトル割り込み要求に対応する割り
込み実行用の先頭アドレス領域４ａ、が設定されている
。なお、本例では、ベースメモリ４ａはＡビット、各増
設メモリ４ｂ、〜４ｂｎはいずれもＢビットのメモリ容
量を何している。したがって、増設メモリ４ｂ、〜４ｂ
ｎの各先頭アドレス（物理アドレス）は、Ａ、 Ａ＋Ｂ
％Ａ＋ ２Ｂ、−・・、Ａ＋（ｎ−１）Ｂとなる。また
、ベースメモリ４ａと増設メモリ４ｂ、〜４ｂｎのメモ
リ容量（Ａ、Ｂビット）は規格化されているので、その
情報は予めＩＰＬ用ＲＯＭ ２内に記憶されている。
ベースメモリ４ａと、メモリ容量増設用として付加され
る一定単位のメモリ容量を有するｎ個の増設メモリ４ｂ
、〜４ｂｎとからなる。そして、ベースメモリ４ａには
、各種のバッファ、レジスタが割り付けられ、また、バ
スエラー発生時のベクトル割り込み要求に対応する割り
込み実行用の先頭アドレス領域４ａ、が設定されている
。なお、本例では、ベースメモリ４ａはＡビット、各増
設メモリ４ｂ、〜４ｂｎはいずれもＢビットのメモリ容
量を何している。したがって、増設メモリ４ｂ、〜４ｂ
ｎの各先頭アドレス（物理アドレス）は、Ａ、 Ａ＋Ｂ
％Ａ＋ ２Ｂ、−・・、Ａ＋（ｎ−１）Ｂとなる。また
、ベースメモリ４ａと増設メモリ４ｂ、〜４ｂｎのメモ
リ容量（Ａ、Ｂビット）は規格化されているので、その
情報は予めＩＰＬ用ＲＯＭ ２内に記憶されている。
一方、ＣＰＵＩには後述するタイマー１２からのタイム
アウト信号の有無を判別する判別部１ａと、この判別部
１ａから出力されたタイムアウト信号無しを示す判別信
号に応答してベースメモリ４ａと増設メモリ４ｂ、〜４
ｂｎの各メモリ容量をカウントアツプするカウンタ部１
ｂとを備える。また、ＣＰ ＬＪ ｌにはメインメモリ
４や図外の各種の外部デバイスがメインバス６（アドレ
スバスとデータバスとを含む）およびコントロールバス
８を介して接続されている。また、ＣＰＵＩは各外部デ
バイスからそのアクセスに応じて出力されるパスアクル
ソン信号をアクルーツノ信号線９を介して受ける。
アウト信号の有無を判別する判別部１ａと、この判別部
１ａから出力されたタイムアウト信号無しを示す判別信
号に応答してベースメモリ４ａと増設メモリ４ｂ、〜４
ｂｎの各メモリ容量をカウントアツプするカウンタ部１
ｂとを備える。また、ＣＰ ＬＪ ｌにはメインメモリ
４や図外の各種の外部デバイスがメインバス６（アドレ
スバスとデータバスとを含む）およびコントロールバス
８を介して接続されている。また、ＣＰＵＩは各外部デ
バイスからそのアクセスに応じて出力されるパスアクル
ソン信号をアクルーツノ信号線９を介して受ける。
１０ａ％１０ｂ、 〜１０ｂｎは、ベースメモリ４ａと
各増設メモリ４ｂ、〜４ｂｎに対して個別的に対応して
設けられたアドレスコンパレータであって、これらの各
アドレスコンパレータｌｏａ、１０ｂ、〜１０ｂｎは、
各メモリ４ ａ、 ４ ｂ＋〜４ ｂｎを装着する際に
予め割り付けられたアドレスとＣＰＵＩから与えられろ
メモリアクセスアドレスとを比較し、両省のアドレスが
一致したときにアドレス一致信号をアクルッン信号線９
上に送出する。
各増設メモリ４ｂ、〜４ｂｎに対して個別的に対応して
設けられたアドレスコンパレータであって、これらの各
アドレスコンパレータｌｏａ、１０ｂ、〜１０ｂｎは、
各メモリ４ ａ、 ４ ｂ＋〜４ ｂｎを装着する際に
予め割り付けられたアドレスとＣＰＵＩから与えられろ
メモリアクセスアドレスとを比較し、両省のアドレスが
一致したときにアドレス一致信号をアクルッン信号線９
上に送出する。
１２はＣＰＵ １からコントロールバス８上に送出され
るメモリアクセスアドレスをカウント開始の起動信号と
して入力する一方、各アドレスコンパレータ１０ａ、
１０ｂ、〜１０ｂｎから出力されたアドレス一致信号
をアクルーツノ信号線９を介してリセット信号としてそ
れぞれ入力するタイマーである。このタイマー１２には
、ＣＰＵ１がメインメモリ４を含む外部デバイスに対し
てメモリアクセスアドレスを送出してからパスアクルッ
ノ信号が返ってくるまでの応答時間の最大値（通常、数
μ５ｅｃ）が予め設定されており、その設定時間を越え
ても各外部デバイスから応答か無い場合にタイムアウト
号を出力する。そして、このタイムアウト信号は、ｃｐ
ｕｔに対してバスエラー発生の割り込み信号として入力
される。
るメモリアクセスアドレスをカウント開始の起動信号と
して入力する一方、各アドレスコンパレータ１０ａ、
１０ｂ、〜１０ｂｎから出力されたアドレス一致信号
をアクルーツノ信号線９を介してリセット信号としてそ
れぞれ入力するタイマーである。このタイマー１２には
、ＣＰＵ１がメインメモリ４を含む外部デバイスに対し
てメモリアクセスアドレスを送出してからパスアクルッ
ノ信号が返ってくるまでの応答時間の最大値（通常、数
μ５ｅｃ）が予め設定されており、その設定時間を越え
ても各外部デバイスから応答か無い場合にタイムアウト
号を出力する。そして、このタイムアウト信号は、ｃｐ
ｕｔに対してバスエラー発生の割り込み信号として入力
される。
次に、上記構成のメインメモリ容量自動検出装置の動作
について、第３図に示すイニシャルプログラムローダに
基づくフローチャートを参照して説明する。
について、第３図に示すイニシャルプログラムローダに
基づくフローチャートを参照して説明する。
ノステム立ち上げ時において、ＩＰＬ用のＲＯＭ２から
供給されるＩＰＬに基づき、ＣＰＵ １はまず、バスエ
ラー発生によるベクトル割り込み要求に対応させる割り
込み実行用の先頭アドレスをセットしくステップ■）、
引き続いて、ＲＯＭ２から読み出したベースメモリ４ａ
のメモリ容ｆｆ１（Ａビット）と増設メモリの先頭アド
レス（Ａ）をＣＰＵＩの内部レジスタにセットした後（
ステップ■）、メインメモリ４のベースメモリ４ａと増
設メモリ４ｂ１〜４ｂｎに対して個別にアクセスアドレ
スを送出する（ステップ■）。
供給されるＩＰＬに基づき、ＣＰＵ １はまず、バスエ
ラー発生によるベクトル割り込み要求に対応させる割り
込み実行用の先頭アドレスをセットしくステップ■）、
引き続いて、ＲＯＭ２から読み出したベースメモリ４ａ
のメモリ容ｆｆ１（Ａビット）と増設メモリの先頭アド
レス（Ａ）をＣＰＵＩの内部レジスタにセットした後（
ステップ■）、メインメモリ４のベースメモリ４ａと増
設メモリ４ｂ１〜４ｂｎに対して個別にアクセスアドレ
スを送出する（ステップ■）。
その際、各メモリ４ａ、４ｂ＋〜４ｂｎが存在すれば、
各メモリ４ａ、４ｂ＋〜４ｂｎに対応するアドレスコン
パレータＩ ０ａＳＩ Ｏｈ、 〜Ｉ Ｏｂｎからアド
レス一致信号が出力され、このアドレス一致信号がアク
ルッジ信号線９を介してタイマー１２に加わるので、そ
のたびにタイマー１２がリセットされる。したがって、
アクセス可能な各メモリ４ａ、４ｂ＋〜４ｂｎが存在す
る限りタイマー１２からはタイムアウト信号＝号が出力
されない。また、アドレスコンパレータｌ Ｏａ、
Ｉ Ｏｈ、 〜１０ｂｎからのアドレス一致信号はアク
ルッジ信号として判別部１ａに入力される。判別部１ａ
は、この信号に応じてタイムアウト信号の有無を判別し
くステップ■）、タイムアウト信号が無ければタイムア
ウト信号無しを示す判別信号をカウンタ部１ｂに与える
。これにより、カウンタ部１ｂはベースメモリ４ａと増
設メモリ４ｂ、〜４ｂｎの各メモリ容量並びにアクセス
アドレスをそれぞれカウントアツプする（ステップ■）
。
各メモリ４ａ、４ｂ＋〜４ｂｎに対応するアドレスコン
パレータＩ ０ａＳＩ Ｏｈ、 〜Ｉ Ｏｂｎからアド
レス一致信号が出力され、このアドレス一致信号がアク
ルッジ信号線９を介してタイマー１２に加わるので、そ
のたびにタイマー１２がリセットされる。したがって、
アクセス可能な各メモリ４ａ、４ｂ＋〜４ｂｎが存在す
る限りタイマー１２からはタイムアウト信号＝号が出力
されない。また、アドレスコンパレータｌ Ｏａ、
Ｉ Ｏｈ、 〜１０ｂｎからのアドレス一致信号はアク
ルッジ信号として判別部１ａに入力される。判別部１ａ
は、この信号に応じてタイムアウト信号の有無を判別し
くステップ■）、タイムアウト信号が無ければタイムア
ウト信号無しを示す判別信号をカウンタ部１ｂに与える
。これにより、カウンタ部１ｂはベースメモリ４ａと増
設メモリ４ｂ、〜４ｂｎの各メモリ容量並びにアクセス
アドレスをそれぞれカウントアツプする（ステップ■）
。
ＣＰＵ １がメモリ４ ａ、 ４ ｂ＋〜４ ｂｎが存
在しないアドレスにアクセスした場合には、タイマー１
２はリセットされなくなるためタイマーＩ２がらタイム
アウト信号が出力される。このタイムアウト信号はバス
エラー発生を示す割り込み信号として判別部１ａに入力
されるので、判別部１ａはこれに応答して割り込み実行
の命令を出力する。この割り込み命令により、ＣＰＵＩ
は、スタックポインタを調整するとともに、ステップ■
においてセットされたベクトル割り込み要求に対応させ
る割り込み実行用の先頭アドレスを読み込む（ステップ
■）。次いて、カウンタ部１ｂにおいて現時点までにカ
ウントアツプされていたメモリ容量の値がシステム情報
テーブルにセットされる（ステップ■）。
在しないアドレスにアクセスした場合には、タイマー１
２はリセットされなくなるためタイマーＩ２がらタイム
アウト信号が出力される。このタイムアウト信号はバス
エラー発生を示す割り込み信号として判別部１ａに入力
されるので、判別部１ａはこれに応答して割り込み実行
の命令を出力する。この割り込み命令により、ＣＰＵＩ
は、スタックポインタを調整するとともに、ステップ■
においてセットされたベクトル割り込み要求に対応させ
る割り込み実行用の先頭アドレスを読み込む（ステップ
■）。次いて、カウンタ部１ｂにおいて現時点までにカ
ウントアツプされていたメモリ容量の値がシステム情報
テーブルにセットされる（ステップ■）。
したがって、これによりＣＰＵＩ内部でメインメモリ・
１全体のメモリ容量を認識することができる。
１全体のメモリ容量を認識することができる。
〈発明の効果〉
以上のように本発明によれば、メインメモリのメモリ容
量を増設した場合に、増設分を含めた全体のメモリ容量
を自動的に検出できるので、メモリ容量を確実にＣＰ
Ｕか認識できる。したがって、従来のように外部設定ス
イッチ等を設ける必要がないのでスペース的に有ｆ１１
となる。しかも、スイッチの設定誤りを起こすといった
こともなくなる等の優れた効果が発揮される。
量を増設した場合に、増設分を含めた全体のメモリ容量
を自動的に検出できるので、メモリ容量を確実にＣＰ
Ｕか認識できる。したがって、従来のように外部設定ス
イッチ等を設ける必要がないのでスペース的に有ｆ１１
となる。しかも、スイッチの設定誤りを起こすといった
こともなくなる等の優れた効果が発揮される。
第１図は本発明の実施例を示すメインメモリ容量自動検
出装置の全体構成を示すブロック図、第２図はメインメ
モリの＋１ｖｔ成図、第３図はＩＰＬに基つ＜ＣＰＵ内
の制御動作を示すフローチャートである。 ■・・・ＣＰＵ、１ａ・・・判別部、ｌｂ・・・カウン
タ部、２・・・ＲＯＭ、４・・メインメモリ、４ａ・・
・ベースメモリ、４ ｂ＋〜４ ｂｎ−増設メモリ、１
０ａ、ＩＯｂ＋〜ｌ０ｂｎ・・アドレスコンパレータ、
１２・・・タイマー 〇
出装置の全体構成を示すブロック図、第２図はメインメ
モリの＋１ｖｔ成図、第３図はＩＰＬに基つ＜ＣＰＵ内
の制御動作を示すフローチャートである。 ■・・・ＣＰＵ、１ａ・・・判別部、ｌｂ・・・カウン
タ部、２・・・ＲＯＭ、４・・メインメモリ、４ａ・・
・ベースメモリ、４ ｂ＋〜４ ｂｎ−増設メモリ、１
０ａ、ＩＯｂ＋〜ｌ０ｂｎ・・アドレスコンパレータ、
１２・・・タイマー 〇
Claims (1)
- （１）システム立ち上げ時のＩＰＬ用ＲＯＭと、このＩ
ＰＬ用ＲＯＭのイニシャルプログラムに基づきデータ処
理を開始するＣＰＵと、既設のベースメモリとメモリ容
量増設用として付加される一定単位のメモリ容量を有す
る増設メモリとからなるメインメモリとを備えたコンピ
ュータシステムに設けられるメインメモリ容量自動検出
装置であって、 前記ベースメモリと増設メモリの各々に対して、これら
の各メモリに予め割り付けられたアドレスとＣＰＵから
与えられるメモリアクセスアドレスとを比較するアドレ
スコンパレータを個別的に設け、かつ、前記メモリアク
セスアドレスを起動信号として、前記各アドレスコンパ
レータから出力されるアドレス一致信号をリセット信号
としてそれぞれ入力するタイマーを設ける一方、 前記ＣＰＵは、前記タイマーからのタイムアウト信号の
有無を判別する判別部と、この判別部から出力されたタ
イムアウト信号無しを示す判別信号に応答して前記ベー
スメモリと増設メモリの各メモリ容量をカウントアップ
するカウンタ部とを備えることを特徴とするメインメモ
リ容量自動検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62090335A JPS63255751A (ja) | 1987-04-13 | 1987-04-13 | メインメモリ容量自動検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62090335A JPS63255751A (ja) | 1987-04-13 | 1987-04-13 | メインメモリ容量自動検出装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63255751A true JPS63255751A (ja) | 1988-10-24 |
Family
ID=13995649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62090335A Pending JPS63255751A (ja) | 1987-04-13 | 1987-04-13 | メインメモリ容量自動検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63255751A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0352047A (ja) * | 1989-07-20 | 1991-03-06 | Fujitsu Ltd | 記憶領域の書き込み検査処理方法 |
-
1987
- 1987-04-13 JP JP62090335A patent/JPS63255751A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0352047A (ja) * | 1989-07-20 | 1991-03-06 | Fujitsu Ltd | 記憶領域の書き込み検査処理方法 |
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