JPH0810560B2 - 半導体メモリ装置 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、メモリセル群を有しそのメモリセル群に対
してデータの読出し及び書込みを行う半導体メモリ装
置、特にメモリセルアレイからデータを複数ビット同時
に読出してそのメモリセルアレイ中のメモリセルの良否
判定を行う並列機能テスト機能を有する半導体メモリ装
置に関するものである。

（従来の技術） 読み書き可能な半導体メモリ装置としては、スタティ
ック型ランダム・アクセス・メモリ（以下、スタティッ
クRAMという）や、ダイナミック型ランダム・アクセス
・メモリ（以下、ダイナミックRAMという）等がある。
このような半導体メモリ装置は、多数のメモリセルを有
するメモリセル群、アドレス信号を解読してメモリセル
を選択するデータ、メモリセル群に接続され複数本のデ
ータ線を有するデータバス、このデータバスに接続され
メモリセル群に対するデータの入力と出力を行う入出力
回路、及び装置全体を制御するための制御信号伝送用の
複数本の制御信号線等で構成されている。

そしてこの種の半導体メモリ装置では、メモリセルの
良否判定という機能テストを行う場合、デコーダにより
メモリセル群中のメモリセルを１ビットずつ順次選択
し、その各ビットの記憶データをデータバス及び入出力
回路を通して順次読出し、各メモリセルの良否判定を行
っていた。

ところが、このような機能テストでは、メモリセル群
の大容量化に伴い、テスト時間が非常に長くなる。そこ
で、テスト時間の短縮化を図るために、種々の提案がな
されている。

従来、この種の半導体メモリ装置としては、例えば特
開昭61-59700号公報に記載されるものがあった。この半
導体メモリ装置では、制御信号により動作が制御される
検出回路をデータバスに接続し、機能テストのために予
め同一データを各メモリセルに書込んでおき、その検出
回路により複数ビット同時に読出されたデータの論理値
がすべて同一が否かを検出して各メモリセルの良否判定
を行うようにしている。このような並列機能テストを行
うことにより、テスト時間を大幅に短縮することが可能
となる。

（発明が解決しようとする問題点） しかしながら、上記構成の半導体メモリ装置では、次
のような問題点があった。

メモリセル群が大容量化すると、それらを駆動させる
ための消費電力が増大するため、その消費電力の低減を
図るためにメモリセル群を複数メモリセルブロックに分
割し、その各メモリルブロックをランダムに選択して動
作させる分割駆動方式が採用されている。また、メモリ
セル群の大容量化に伴なってチップサイズも大きくなる
が、それらを一定の大きさのケースへ実装するためには
チップサイズをより小形にする必要がある。分割駆動方
式を採用し、かつチップサイズを小形にするための一つ
の方法として、配線領域、特に多くのデータ線を有する
データバスの形成領域をより小さくする提案がなされて
いる。この方法では、データバスを構成する多数のデー
タ線を複数のメモリセルブロックの端部に沿ってほぼ平
行に配設することにより、配線領域を小さくしている。

ところが、メモリセルサイズが256kビット、1Mビッ
ト、4Mビットと次第に大容量になるにつけ、各データ線
間のピッチを狭くする必要があるばかりか、メモリセル
ブロックの個数の増大に伴なってデータバスの配線長も
長くなる。例えば、メガビット級の半導体メモリ装置で
は、データバスがウエハプロセスで許容できる最小の幅
と間隔で10mm程度の長さにまで配線されるようになっ
た。このようにデータバスの長さが長くなると、メタル
で形成された各データ線間におけるメタル残滓の統計的
な発生確率が大きくなり、隣接するデータが互いに短絡
する確率が大きくなる。

メタル残滓の存在によって各データ線が短絡すると、
短絡したデータ線同志が同一の論理値を持つようにな
る。すると、上記文献のように、データバスの論理値の
一致をもって正常機能と判定し、不一致をもって異常機
能と判定するような検出回路を具備する装置のウエハあ
るいはケースへ実装した状態での並列機能テストにおい
て、異常機能を正常機能として誤判定してしまうという
問題点があった。

本発明は前記従来技術が持って問題点として、メモリ
の大容量化に伴なう消費電力の増大とチップサイズの増
大を抑えようとすると、各データ線間のピッチが狭くな
ると共にデータバスの長さが長くなり、それによりデー
タ線間に短絡が生じて並列機能テストの信頼性が低下す
るという点について解決した半導体メモリ装置を提供す
るものである。

（問題点を解決するための手段） 本発明は前記問題点を解決するために、データを格納
する複数個のメモリセルを有するメモリセル群と、この
メモリセル群に接続されほぼ平行に配設された複数本の
データ線を有するデータバスと、このデータバスに接続
され前記メモリセルに対する機能テスト時に該データバ
スを通して前記メモリセルから同時に読出された複数の
データの論理値の一致状態を検出する検出回路と、前記
メモリセル群に対するデータの書込み及び読出しを制御
するための制御信号を伝送する複数本の制御信号線とを
備えた半導体メモリ装置において、前記複数本のデータ
線の間にそれらのデータ線と隣接させて前記制御信号線
を配置したものである。

（作用） 本発明によれば、以上のように半導体メモリ装置を構
成したので、各データ線間に制御信号線を配置すること
により、それらのデータと制御信号線とがメタル残滓等
によって短絡している場合、データ線上の信号と制御信
号線上の信号とが相互に影響を及ぼし、それによって同
一の論理値を有するような複数ビットを同時に読出すと
きの各データ線の論理値は互いに一致しなくなる。その
ため、その論理値の一致をもって正常機能と判定する検
出回路は異常機能として判定する。これにより、誤判定
が防止され、並列機能テストにおける信頼性の向上が図
れる。従って前記問題点を除去できるのである。

（実施例） 第１図は本発明の実施例を示す半導体メモリ装置の構
成ブロック図である。

この半導体メモリ装置は、メモリセル群分割駆動方式
の読み書き可能なメモリ装置であり、分割された複数個
のメモリセルブロック1-1〜1-4と、その各メモリセルブ
ロック1-1〜1-4に接続されたデータバス20と、クロック
信号φ及び書込み読出し信号Siを入力してこのメモリ装
置の動作を制御するための各種の制御信号S1〜S7を生成
する制御信号発生回路21とを備え、その制御信号発生回
路21の出力側に、制御信号S1〜S7を伝送するための複数
本の制御信号線22-1〜22-7が接続されている。データバ
ス20は複数本のデータ線20-1〜20-4からなり、その各デ
ータ線20-1〜20-4が複数個のメモリセルブロック1-1〜1
-4の端部に沿って互いに隣接してほぼ平行に延設され、
さらにその各データ線20-1〜20-4間にそれらと隣接して
制御信号線22-1〜22-7の全部または一部が配設されてい
る。

各メモリセルブロック1-1〜1-4内には、データ格納用
の多数のメモリセルがマトリクス状に配列されたメモリ
セルアレイ10が設けられ、そのメモリセルアレイ10に行
データ11、列デコーダ12、及び複数個の前置増幅器13-1
〜13-4が接続され、さらにその各前置増幅器13-1〜13-4
に複数個の主増幅器14-1〜14-4、及び読出し書込み制御
回路15-1〜15-4が接続されている。行デコーダ11は複数
のアドレス信号ADを解読してメモリセルアレイ10中の行
のメモリセルを選択する回路、列デコーダ12は複数のア
ドレス信号ADを解読してメモリセルアレイ10中の列メモ
リセルを選択する回路である。前置増幅器13-1〜13-4は
選択された複数のメモリセルの読出しデータをそれぞれ
増幅する回路、主増幅器14-1〜14-5は前置増幅器13-1〜
13-4で増幅された読出しデータを高レベルが電源電位近
傍に低レベルが接地電位近傍にまで増幅する回路であ
る。また読出し書込み制御回路15-1〜15-4は、制御信号
S1に基づき、データ読出し時に主増幅器14-1〜14-5の出
力をデータバス20側へ出力し、データ書込み時にはデー
タバス20上の信号を主増幅器14-1〜14-5及び前置増幅器
13-1〜13-4を通してメモリセルアレイ10側へ伝送する回
路である。

さらにこの半導体メモリ装置には、制御信号S2に基づ
き所定のタイミングで複数のアドレス信号ADを入力する
ためのアドレスバッファ23が設けられ、そのアドレスバ
ッファ23の出力側が各メモリセルブロック1-1〜1-4内の
行デコーダ11及び列デコーダ12にそれぞれ接続されてい
ると共に、マルチプレクサ25の入力側に接続され、さら
にそのマルチプレクサ25の他の入力側がデータバス20に
接続されている。データバス20には検出回路26の入力側
が接続され、その検出回路26の出力側とマルチプレクサ
25の出力側とが制御回路27を介して出力回路28に接続さ
れている。またマルチプレクサ25の入力側は、入力回路
29に接続されている。

ここで、ブロックデコータ24はアドレスバッファ23か
らのアドレス信号ADを解読して複数個のメモリセルブロ
ック1-1〜1-4中の１つを選択する回路である。マルチプ
レクサ25は、アドレスバッファ23からのアドレス信号AD
に基づき、データバス20を構成する複数本のデータ線20
-1〜20-4の中の１つを選択してその選択された１ビット
のデータを制御回路27へ供給する機能を有し、さらに制
御信号S3に基づき、入力回路29の出力をデータ線20-1〜
20-4へ供給する機能を有している。検出回路26は、制御
信号S4に基づき、並列機能テスト時に複数本のデータ線
20-1の全論理値が一致するか否かを検出し、その検出結
果を制御回路27へ与える回路であり、アンドゲート等で
構成されている。制御回路27は、制御信号S5に基づき、
通常のデータ読出し動作時にはマルチプレクサ25の出力
を出力回路28へ与え、並列機能テスト時には検出回路26
の出力を出力回路28へ与える回路である。出力回路28は
制御信号S6に基づき所定のタイミングで制御回路27の出
力データDoを出力する回路、また入力回路29は制御信号
S7に基づき所定のタイミングで入力データDiを入力して
マルチプレクサ25へ与える回路である。

第２図は第１図のA-A線断面図である。第２図におい
て、半導体基板30上には絶縁膜31を介してデータ線20-1
〜20-4が配設され、さらにその各データ線20-1〜20-4間
に制御信号線22-5〜22-7が配設されている。

以上のように構成される半導体メモリ装置の動作を説
明する。

通常のデータ書込み動作では、制御信号発生回路21か
ら出力される制御信号S7により、入力データDiが入力回
路29に入力され、マルチプレクサ25を通してデータバス
20上へ伝送される。供給される複数のアドレス信号AD
は、制御信号S2によりアドレスバッファ23に入力され、
その入力されたアドレス信号ADがブロックデコーダ24で
解読されて複数個のメモリセルブロック1-1〜1-4中の１
つ、例えば1-1が選択される。選択されたメモリセルブ
ロック1-1では、行デコーダ11及び列デコーダ12が入力
されたアドレス信号ADを解読してメモリセルアレイ10中
の書込むべきメモリセルを選択する。すると、書込み読
出し制御回路15-1〜15-4は、制御信号S1によってアドレ
スバス20上の入力データDiを取込み、その入力データDi
を主増幅器14-1〜14-4及び前置増幅器13-1〜13-4を通過
させて選択されたメモリセルへ書込ませる。

通常のデータ読出し動作では、例えばメモリセルブロ
ック1-1におけるメモリセルアレイ10中のデータを読出
す場合、行デコーダ11及び列デコーダ12によって選択さ
れたメモリセルの格納データが前置増幅器13-1〜13-4及
び主増幅器14-1〜14-4で増幅され、書込み読出し制御回
路15-1〜15-4を通してデータバス20上へ伝送される。す
ると、マルチプレクサ25は入力されたアドレス信号ADに
基づき、データバス20上の１ビットのデータを選択し、
それを制御回路27及び出力回路28を通して出力データDo
の形で出力する。

このような書込み及び読出し動作において、ブロック
デコーダ24により、複数個のメモリセルブロック1-1〜1
-4が１個つづ選択される。そのため、選択され動作状態
にあるメモリセルブロックの消費電力に比べ、非選択で
待機状態にあるメモリセルブロックの消費電力は充分小
さいので、装置全体の消費電力が少なくて済む。

次に、メモリセルアレイ10に対する並列機能テストの
動作を説明する。

例えば、ブロックデコーダ24によって選択したメモリ
セルブロック1-1内のメモリセルアレイ10のテストを行
う場合、データ線20-1〜20-4の本数に対応した例えば４
ビットの同一入力データDiを入力回路29から入力し、マ
ルチプレクサ25を通してデータバス20上へ伝送する。す
ると、メモリセルブロック1-1において書込み読出し制
御回路15-1〜15-4は、データバス20上の４ビットの入力
データDiを同時に取込み、主増幅器14-1〜14-4及び前置
増幅器13-1〜13-4を通して、行デコーダ11及び列デコー
ダ12で選択された４ビットのメモリセルへ同時に書込ま
せる。このようにして同一のデータを４ビットづつメモ
リセルアレイ10中の全メモリセルへ書込む。

その後、行デコーダ11及び列デコーダ12により、メモ
リセルアレイ10中の４つのメモリセルを選択し、その４
ビットのデータを前置増幅器13-1〜13-4及び主増幅器12
-1〜14-4で増幅し、読出し書込み制御回路15-1〜15-4を
通して同時にデータバス20へ供給する。すると、制御信
号S4により動作する検出回路26は、データバス20上にお
ける４ビットデータの論理値が一致するか否かを検出
し、それに応じた検出信号を制御回路27及び出力回路28
を通して出力する。従って出力回路28の出力に基づき、
４ビットデータの論理値の一致をもって正常機能と判定
し、不一致をもって異常機能と判定することが可能とな
る。このようにしてメモリセルアレイ10から４ビットづ
つ読出して機能の判定を行う。仮に、４ビットデータの
論理値が不一致の場合には、通常の読出し動作を行って
その４ビットデータを１ビットづつ読出せば、異常機能
のメモリセルを見つけ出せる。

以上のようにして４ビットづつの並列機能テストを行
えば、テスト時間が短縮できる。

ここで、仮にデータ線20-1〜20-4と制御信号線22-5〜
22-7とのいずれかの箇所がメタル残滓等によって短絡し
ているとする。

一般に制御信号S1〜S7は装置が具備する機能によって
論理値とその論理値の発生する時間が決められており、
一方、データバス20の論理値は装置へ入るランダムな論
理値のデータによって変化するために、互いに隣接して
ほぼ平行に配設された制御信号線22-5〜22-7とデータ線
20-1〜20-4との間にメタル残滓が存在して短絡すると、
それらの制御信号線22-5〜22-7及びデータ線20-1〜20-4
が互いに影響し合い、データバス20上の論理値によって
制御信号S5〜S7の論理値とその論理値の発生する時間と
が変化し、正常な機能が阻害される。同様にデータバス
20上の論理値は、制御信号S5〜S7の論理値とその論理値
の発生する時間によって変化する。そのため、同一の論
理値を有するような複数ビットを同時に読出すときのデ
ータ線20-1〜20-4の論理値は互いに一致しなくなり、従
ってその論理値の一致をもって正常機能と判定する検出
回路26は異常機能として判定する。これにより、従来装
置のような誤判定を防止でき、並列機能テストの信頼性
が向上する。さらに、各データ線20-1〜20-4間に制御信
号線22-5〜22-7を配設したので、配線領域の面積増加を
防止できる。

なお、本発明は図示の実施例に限定されず、例えば並
列機能テスト時の書込みおよび読出しビット数を４ビッ
ト以外の他の数にしたり、あるいは制御信号S1〜S7の数
を他の数にしたり、さらには半導体メモリ装置の全体構
成を他の構成に変形することも可能である。また、本発
明はメモリセル群を分割駆動しない他の半導体メモリ装
置にも適用できる。

（発明の効果） 以上詳細に説明したように、本発明によれば、ほぼ平
行に配設された複数本のデータ線の間にそれらと隣接し
て制御信号線を配設したので、配線領域の面積増加をも
たらすことなく、並列機能テストの信頼性を向上させる
という効果が期待できる。

【図面の簡単な説明】

第１図は本発明の実施例を示す半導体メモリ装置の構成
ブロック図、第２図は第１図のA-A線断面図である。 1-1〜1-4……メモリセルブロック、10……メモリセルア
レイ、11……行デコーダ、12……列デコーダ、15-1〜15
-4……読出し書込み制御回路、20……データバス、20-1
〜20-4……データ線、21……制御信号発生回路、22-1〜
22-7……制御信号線、24……ブロックデコーダ、25……
マルチプレクサ、26……検出回路、27……制御回路、28
……出力回路、29……入力回路、AD……アドレス信号、
Di……入力データ、Do……出力データ、S1〜S7……制御
信号。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/10 ４９１

Claims (1)

【特許請求の範囲】
1. 【請求項１】データを格納する複数個のメモリセルを有
   するメモリセル群と、 このメモリセル群に接続されほぼ平行に配設された複数
   本のデータ線を有するデータバスと、 このデータバスに接続され前記メモリセルに対する機能
   テスト時に該データバスを通して前記メモリセルから同
   時に読出された複数のデータの論理値の一致状態を検出
   する検出回路と、 前記メモリセル群に対するデータの書込み及び読出しを
   制御するための制御信号を伝送する複数本の制御信号と
   を備えた半導体メモリ装置において、 前記複数本のデータ線の間にそれらのデータ線と隣接さ
   せて前記制御信号線を配置したことを特徴とする半導体
   メモリ装置。