JPS63255944A - 半導体集積回路装置用パツケ−ジ - Google Patents
半導体集積回路装置用パツケ−ジInfo
- Publication number
- JPS63255944A JPS63255944A JP62091153A JP9115387A JPS63255944A JP S63255944 A JPS63255944 A JP S63255944A JP 62091153 A JP62091153 A JP 62091153A JP 9115387 A JP9115387 A JP 9115387A JP S63255944 A JPS63255944 A JP S63255944A
- Authority
- JP
- Japan
- Prior art keywords
- case
- lead
- integrated circuit
- semiconductor integrated
- package
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置用パッケージに関し、特に
高周波用の半導体集積回路装置用パッケージに関する。
高周波用の半導体集積回路装置用パッケージに関する。
従来の半導体集積回路装置用パッケージは、第２図（ａ
）及び（ｂ）に示すように、ベレット１１を接地端子１
９のマウント面１８にＡｕ −Ｓｉなどのろ一材を使用
して固着し、ボンディングワイヤ１３によりベレット１
１上のポンディングパッド１２とケースリードのステッ
チ部１４を電気的に接続していた。ここで、第２図はチ
ップキャリヤケースを使用した場合を示す。
）及び（ｂ）に示すように、ベレット１１を接地端子１
９のマウント面１８にＡｕ −Ｓｉなどのろ一材を使用
して固着し、ボンディングワイヤ１３によりベレット１
１上のポンディングパッド１２とケースリードのステッ
チ部１４を電気的に接続していた。ここで、第２図はチ
ップキャリヤケースを使用した場合を示す。
第２図に示す半導体集積回路装置用パッケージを高周波
動作する半導体集積回路装置に使用した場合、ケースリ
ードの長さが問題となることがある。
動作する半導体集積回路装置に使用した場合、ケースリ
ードの長さが問題となることがある。
いま、第２図（ａ）において、接地用ケースリード１７
がマウント面１８と同一電位となるべきケースリードで
あるとする。接地用ケースリード１７のステッチ部１４
とマウント面１８間には、第２図（ｂ）に示すように、
接地用ケースリード１７と接地用ケースリードに接続す
るケースリード２１．２２の各リード長に相当するイン
ダクタンスが等価的に挿入されることになる。
がマウント面１８と同一電位となるべきケースリードで
あるとする。接地用ケースリード１７のステッチ部１４
とマウント面１８間には、第２図（ｂ）に示すように、
接地用ケースリード１７と接地用ケースリードに接続す
るケースリード２１．２２の各リード長に相当するイン
ダクタンスが等価的に挿入されることになる。
一般に、ケースリードのインダクタンス値はケースリー
ド１ ｍｍ当り約１ｎＨに相当することか多い。動作周
波数がＩＧＨｚの場合、１ｎＨのインダクタンスに対応
するインピーダンスは約６Ωとなる。即ち、接地用ケー
スリード１７とケースリード２１．２２の長さの合計が
約２０ｍｍの場合、接地用ケースリード１７のステッチ
部１４とマウント面１８の間には７２０Ωのインピーダ
ンスのインダクタンスが挿入されたことになる。
ド１ ｍｍ当り約１ｎＨに相当することか多い。動作周
波数がＩＧＨｚの場合、１ｎＨのインダクタンスに対応
するインピーダンスは約６Ωとなる。即ち、接地用ケー
スリード１７とケースリード２１．２２の長さの合計が
約２０ｍｍの場合、接地用ケースリード１７のステッチ
部１４とマウント面１８の間には７２０Ωのインピーダ
ンスのインダクタンスが挿入されたことになる。
上述した従来の半導体集積回路装置用パッケージは、高
周波動作回路に用いた場合、マウント面と同一電位とな
るべきケースリードのステッチ部とマウント面との間に
大きなインピーダンスのインダクタンスが挿入されるこ
とになるので、高周波回路の周波数特性の劣化や利得の
減少などの電気的特性の悪化や不安定動作の原因になる
という欠点がある。
周波動作回路に用いた場合、マウント面と同一電位とな
るべきケースリードのステッチ部とマウント面との間に
大きなインピーダンスのインダクタンスが挿入されるこ
とになるので、高周波回路の周波数特性の劣化や利得の
減少などの電気的特性の悪化や不安定動作の原因になる
という欠点がある。
本発明は、マウント面に対し段差を設け高くしたステッ
チ部を有する半導体集積回路装置用パッケージにおいて
、任意のケースリートに対する前記ステッチ部と前記マ
ウント面との間の前記ステッチ部近傍の前記段差の壁面
に設けられ前記ケースリードと前記マウント面を接続す
る導電パターンを有している。
チ部を有する半導体集積回路装置用パッケージにおいて
、任意のケースリートに対する前記ステッチ部と前記マ
ウント面との間の前記ステッチ部近傍の前記段差の壁面
に設けられ前記ケースリードと前記マウント面を接続す
る導電パターンを有している。
次に、本発明について図面を参照して説明する。
第１図＜ ａ ）及び（ｂ）はそれぞれ本発明の一実施
例の平面図及びＡ−Ａ’線断面図である。
例の平面図及びＡ−Ａ’線断面図である。
第１図（ａ）及び（ｂ）に示すように、マウント面１８
と同一電位とすべき接地用ケースリード１６のステッチ
部１４の近傍の段差部の壁面に導電パターン２０を形成
している。
と同一電位とすべき接地用ケースリード１６のステッチ
部１４の近傍の段差部の壁面に導電パターン２０を形成
している。
導電パターン２０は金めつき法あるいは金ペーストの厚
膜印刷法などにより形成し、幅約０．５龍で長さ約１
ｍ＋＋＋どなる。従って、導体パターン２０は約１ｎＨ
のインダクタンスに相当し、１ＧＨｚの動作周波数にお
いて約６Ωのインピーダンスとなり、第２図に示す前述
した従来の半導体集積回路装置用パッケージと比較し、
ケースリート２１の長さに対応していて、約１／２０の
低インピーダンスでステッチ部１４とマウント面１８間
を接続することかできる。
膜印刷法などにより形成し、幅約０．５龍で長さ約１
ｍ＋＋＋どなる。従って、導体パターン２０は約１ｎＨ
のインダクタンスに相当し、１ＧＨｚの動作周波数にお
いて約６Ωのインピーダンスとなり、第２図に示す前述
した従来の半導体集積回路装置用パッケージと比較し、
ケースリート２１の長さに対応していて、約１／２０の
低インピーダンスでステッチ部１４とマウント面１８間
を接続することかできる。
従って、接地端子１９をマウント面１８と一体の金属ブ
ロックで構成することにより、外部の接！！端子と接続
する際、容易に低インピーダンスで接続することが可能
となる。
ロックで構成することにより、外部の接！！端子と接続
する際、容易に低インピーダンスで接続することが可能
となる。
更に、第１図（ａ）に示すように、信号用ケースリード
１５間に接地用ケースリード１６を設けることにより、
ケースリード間の高周波信号におけるアイソレーション
を改善できる。
１５間に接地用ケースリード１６を設けることにより、
ケースリード間の高周波信号におけるアイソレーション
を改善できる。
なお、導電パターンでマウント面と接続されるケースリ
ードは、ベレット１１の内部パターンの配置に応じて設
ければよい。
ードは、ベレット１１の内部パターンの配置に応じて設
ければよい。
以上説明したように本発明は、ケースリードのステッチ
部とマウント面の間のステッチ部近傍の段差の壁面に導
電パターンを形成しマウント面とステッチ部を短距離に
て接続することにより、直流及び高周波的に低抵抗及び
低インピータンスでケースリードのステッチ部とマウン
ト面を接続することかできるので、高周波回路において
周波数特性の改善や利得の増加など電気特性を向上し回
路安定動作ができるという効果がある。
部とマウント面の間のステッチ部近傍の段差の壁面に導
電パターンを形成しマウント面とステッチ部を短距離に
て接続することにより、直流及び高周波的に低抵抗及び
低インピータンスでケースリードのステッチ部とマウン
ト面を接続することかできるので、高周波回路において
周波数特性の改善や利得の増加など電気特性を向上し回
路安定動作ができるという効果がある。
第１図（ａ）及び（ｂ）はそれぞれ本発明の一実施例の
平面図及びＡ−Ａ’線断面図、第２図（ａ）及び（ｂ）
はそれぞれ従来の半導体集積回路装置用パッケージの一
例の平面図及びＢ−Ｂ’線断面図である。
平面図及びＡ−Ａ’線断面図、第２図（ａ）及び（ｂ）
はそれぞれ従来の半導体集積回路装置用パッケージの一
例の平面図及びＢ−Ｂ’線断面図である。
Claims (1)
- マウント面に対し段差を設け高くしたステッチ部を有
する半導体集積回路装置用パッケージにおいて、任意の
ケースリードに対する前記ステッチ部と前記マウント面
との間の前記ステッチ部近傍の前記段差の壁面に設けら
れ前記ケースリードと前記マウント面を接続する導電パ
ターンを有することを特徴とする半導体集積回路装置用
パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62091153A JPS63255944A (ja) | 1987-04-13 | 1987-04-13 | 半導体集積回路装置用パツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62091153A JPS63255944A (ja) | 1987-04-13 | 1987-04-13 | 半導体集積回路装置用パツケ−ジ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63255944A true JPS63255944A (ja) | 1988-10-24 |
Family
ID=14018567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62091153A Pending JPS63255944A (ja) | 1987-04-13 | 1987-04-13 | 半導体集積回路装置用パツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63255944A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002190540A (ja) * | 2000-12-20 | 2002-07-05 | Kyocera Corp | 半導体素子収納用パッケージ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60245259A (ja) * | 1984-05-21 | 1985-12-05 | Nec Corp | 半導体集積回路装置用パツケ−ジ |
-
1987
- 1987-04-13 JP JP62091153A patent/JPS63255944A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60245259A (ja) * | 1984-05-21 | 1985-12-05 | Nec Corp | 半導体集積回路装置用パツケ−ジ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002190540A (ja) * | 2000-12-20 | 2002-07-05 | Kyocera Corp | 半導体素子収納用パッケージ |
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