JPS6242637A - 並列形フレ−ムバツフア回路 - Google Patents
並列形フレ−ムバツフア回路Info
- Publication number
- JPS6242637A JPS6242637A JP18220485A JP18220485A JPS6242637A JP S6242637 A JPS6242637 A JP S6242637A JP 18220485 A JP18220485 A JP 18220485A JP 18220485 A JP18220485 A JP 18220485A JP S6242637 A JPS6242637 A JP S6242637A
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- JP
- Japan
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- frame
- memory
- fifo
- buffer
- writing
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- Pending
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- Time-Division Multiplex Systems (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ループ形同期ＴＤＭネットワークのフレームバッファメ
モリ回路において、各々少なくとも１フレーム長のバッ
ファメモリを３個以上並列に並べ、該３個以上のバッフ
ァメモリへの書込みは、バッファメモリの内容をリセッ
トした後にサイクリックに行い、読み出しは、書込みに
使用しているバッファメモリと、読み出すへ゛ソファメ
モリとのサイクリックな位置関係を確認してから行うよ
うにすることで、１フレーノ・の時間に生じたエラーが
次のフレームに波及せず又少しのタイミングのずれにた
いしても誤動作しないようにしたものである。
モリ回路において、各々少なくとも１フレーム長のバッ
ファメモリを３個以上並列に並べ、該３個以上のバッフ
ァメモリへの書込みは、バッファメモリの内容をリセッ
トした後にサイクリックに行い、読み出しは、書込みに
使用しているバッファメモリと、読み出すへ゛ソファメ
モリとのサイクリックな位置関係を確認してから行うよ
うにすることで、１フレーノ・の時間に生じたエラーが
次のフレームに波及せず又少しのタイミングのずれにた
いしても誤動作しないようにしたものである。
本発明は、ＴＤＭフレームを伝送するためのループ長を
該ＴＤＭフレームの伝送時間の整数倍となるように調整
する、ループ形同期ＴＤＭネットワークのフレームバッ
ファメモリ回路の改良に関する。
該ＴＤＭフレームの伝送時間の整数倍となるように調整
する、ループ形同期ＴＤＭネットワークのフレームバッ
ファメモリ回路の改良に関する。
ループ形同期ＴＤＭネットワークの親局では、ループ上
にＴＤＭフレームを周回させ、ノード間で一定周期で指
定したタイムスロットにアクセス出来るようにする為に
ループの電気長をＴＤＭフレームの伝送時間の電気長の
整数倍にする必要がある。
にＴＤＭフレームを周回させ、ノード間で一定周期で指
定したタイムスロットにアクセス出来るようにする為に
ループの電気長をＴＤＭフレームの伝送時間の電気長の
整数倍にする必要がある。
このために親局にフレームバッファメモリ回路を設け、
ループ長をＴＤＭフレームの伝送時間の整数倍とするよ
うに調整している。
ループ長をＴＤＭフレームの伝送時間の整数倍とするよ
うに調整している。
このフレームバッファメモリ回路において、１フレ一ム
時間に生じたエラーが次のフレームに波及しないことは
勿論フレームバッファメモリ回路に書込み、読み出しを
行うタイミングに少しのずれが生じても誤動作しないこ
とが望ましい。
時間に生じたエラーが次のフレームに波及しないことは
勿論フレームバッファメモリ回路に書込み、読み出しを
行うタイミングに少しのずれが生じても誤動作しないこ
とが望ましい。
ループ長をＴＤＭフレームの伝送時間の整数倍にし且つ
１フレ一ム時間に生じたエラーが次のフレームに波及し
ないようにするものとしては、水出願人カ昭和６０年２
月１３日特１！Ｊｌ昭６０−２９７１１にて出願した、
フレームへ′ソファ回路がある。
１フレ一ム時間に生じたエラーが次のフレームに波及し
ないようにするものとしては、水出願人カ昭和６０年２
月１３日特１！Ｊｌ昭６０−２９７１１にて出願した、
フレームへ′ソファ回路がある。
この実施例に就いて図を用いて以下説明する。
第２図は従来例のフレームバッファ回路のブロック図で
ある。
ある。
図中１はフレーム発生部、２．３はセレクタ、４はＦｉ
Ｆｏ （先入れ先出し）メモリ制御部、５はフレーム検
出部、６．７はＦｉＦｏメモリを示す。
Ｆｏ （先入れ先出し）メモリ制御部、５はフレーム検
出部、６．７はＦｉＦｏメモリを示す。
フレーム検出部５は、ループ上を周回して戻ってきたフ
レーム（帰還フレーム）からフレーム検出を行い、フレ
ーム毎に交互に、各フレームの先頭からＦｉＦｏメモリ
６又は７に読み込まれるように、ＦｉＦｏメモリ６又は
７に、まずＦ ｉ Ｆ 。
レーム（帰還フレーム）からフレーム検出を行い、フレ
ーム毎に交互に、各フレームの先頭からＦｉＦｏメモリ
６又は７に読み込まれるように、ＦｉＦｏメモリ６又は
７に、まずＦ ｉ Ｆ 。
メモリ、リセット命令を送出する。
フレーム検出部５はさらに、リセットされたＦｉＦｏメ
モリに対して書込みクロックを送出し、１フレームを先
頭から順序よく記憶を開始させ、ＦｉＦｏメモリ内部に
予め定めたデータ量が蓄積された時点でフレーム書込み
完了のフラグを立てＦｉＦｏメモリ制御部４に送出する
。
モリに対して書込みクロックを送出し、１フレームを先
頭から順序よく記憶を開始させ、ＦｉＦｏメモリ内部に
予め定めたデータ量が蓄積された時点でフレーム書込み
完了のフラグを立てＦｉＦｏメモリ制御部４に送出する
。
ＦｉＦｏメモリ制御部４では、上記書込み完了フラグが
立ったＦｉＦｏメモリに、フレーム発生部１で送出して
いるフレーム発生タイミングクロックに合わせて、読み
出し命令クロックを送出する。又ＦｉＦｏメモリ制御部
４では、セレクタ２に書込み完了信号が送られてきたＦ
ｔＦｏメモリをリセットするように、セレクト信号を送
る。
立ったＦｉＦｏメモリに、フレーム発生部１で送出して
いるフレーム発生タイミングクロックに合わせて、読み
出し命令クロックを送出する。又ＦｉＦｏメモリ制御部
４では、セレクタ２に書込み完了信号が送られてきたＦ
ｔＦｏメモリをリセットするように、セレクト信号を送
る。
同様にＦｉＦｏメモリ制御部４ではセレクタ３には、メ
モリよりデータを読み出し始たら、セレクタ２側に接続
されるようにセレクト信号を送出する。
モリよりデータを読み出し始たら、セレクタ２側に接続
されるようにセレクト信号を送出する。
ＦｉＦｏメモリは、読み出し命令クロックを受、信する
と、記憶したフレームデータを順序よくセレクタ２．セ
レクタ３を介して、伝送路に送出する。
と、記憶したフレームデータを順序よくセレクタ２．セ
レクタ３を介して、伝送路に送出する。
このように書込み前にメモリの内容をリセットすること
で、■フレームの時間に生じたエラーが次のフレーム迄
波及しないようにしている。
で、■フレームの時間に生じたエラーが次のフレーム迄
波及しないようにしている。
しかしながら、バッファメモリが２個の場合は、読み出
しが終わったら直ちにバッファメモリをリセットし、そ
こに直ちに新しいフレームを書き込む如く、リセット、
書込み、読み出しの各ステップを連続して且つ瞬時に切
り替える必要があり、少しのタイミングのずれが生じる
と、例えば読み出し中のバッファメモリをリセットした
り、又は書込み中のものを読み出したりして誤動作を起
こす問題点がある。
しが終わったら直ちにバッファメモリをリセットし、そ
こに直ちに新しいフレームを書き込む如く、リセット、
書込み、読み出しの各ステップを連続して且つ瞬時に切
り替える必要があり、少しのタイミングのずれが生じる
と、例えば読み出し中のバッファメモリをリセットした
り、又は書込み中のものを読み出したりして誤動作を起
こす問題点がある。
上記問題点は、各々少なくとも１フレーム長のバッファ
メモリを３個以上並列に並べ、該３個以上のバッファメ
モリへの書込みは、バッファメモリの内容をリセットし
た後にサイクリックに行い、読み出しは、凹込みに使用
しているバッファメモリと、読み出すバッファメモリと
のサイクリックな位置関係を確認してから行うようにし
た本発明の並列形フレームバッファ回路により解決され
る。
メモリを３個以上並列に並べ、該３個以上のバッファメ
モリへの書込みは、バッファメモリの内容をリセットし
た後にサイクリックに行い、読み出しは、凹込みに使用
しているバッファメモリと、読み出すバッファメモリと
のサイクリックな位置関係を確認してから行うようにし
た本発明の並列形フレームバッファ回路により解決され
る。
本発明によれば、バッファメモリに書込む前にメモリの
内容をリセットすることで、１フレーノ、の時間に生じ
たエラーが次のフレーム迄波及しなく、且つバッファメ
モリは３個以上あるので、少しのタイミングのずれは吸
収が可能となり、少しのタイミングのずれによる誤動作
は生じなくすることが出来る。
内容をリセットすることで、１フレーノ、の時間に生じ
たエラーが次のフレーム迄波及しなく、且つバッファメ
モリは３個以上あるので、少しのタイミングのずれは吸
収が可能となり、少しのタイミングのずれによる誤動作
は生じなくすることが出来る。
第１図は本発明の実施例の並列形フレームバッファ回路
のブロック図である。
のブロック図である。
図中８はフレーム検出部、９はＦｉＦｏ書込み制御回路
（メモリの書込み制御回路）、１０〜１３はＦｉＦｏメ
モリ、１４はフレーム発生部、１５はマスククロック発
生部、１６はセレクタ、１７はＦｉＦｏ読み出し制御皿
回路（メモリの読み出し制御回路）を示す。
（メモリの書込み制御回路）、１０〜１３はＦｉＦｏメ
モリ、１４はフレーム発生部、１５はマスククロック発
生部、１６はセレクタ、１７はＦｉＦｏ読み出し制御皿
回路（メモリの読み出し制御回路）を示す。
第１図はＦｉＦｏメモリが４個の場合の例である。
先づセレクタ１６を介して何等かのフレームが送出され
、ループを回って帰還フレームとして、フレームバッフ
ァ回路に戻ってくる。
、ループを回って帰還フレームとして、フレームバッフ
ァ回路に戻ってくる。
フレーム検出部８にては、帰還フレームからフレーム検
出を行い、Ｉフレーム毎に、書込みを行うＦｉＦｏメモ
リをサイクリックに変え（ＦｉＦＯメモリ１Ｏ−ＦｉＦ
ｏメモリ１１ ＦｉＦｏメモリ１２−ＦｉＦｏメモリ
１３−ＦｉＦｏメモリ１０・・・・）書込みメモリ選択
信号（Ｗ−ＦｉＦｏ−３ＥＩ、）及びフレームの先頭を
示すクロック（Ｓ −Ｆ・ＣＬＫ）と、書込みを行うク
ロック（Ｗ−ＣＬＫ）をＦｉＦｏ書込み制御回Ｉｓ９に
送る。又この時、書込みメモリ選択信号はＦ ｉ Ｆ
。
出を行い、Ｉフレーム毎に、書込みを行うＦｉＦｏメモ
リをサイクリックに変え（ＦｉＦＯメモリ１Ｏ−ＦｉＦ
ｏメモリ１１ ＦｉＦｏメモリ１２−ＦｉＦｏメモリ
１３−ＦｉＦｏメモリ１０・・・・）書込みメモリ選択
信号（Ｗ−ＦｉＦｏ−３ＥＩ、）及びフレームの先頭を
示すクロック（Ｓ −Ｆ・ＣＬＫ）と、書込みを行うク
ロック（Ｗ−ＣＬＫ）をＦｉＦｏ書込み制御回Ｉｓ９に
送る。又この時、書込みメモリ選択信号はＦ ｉ Ｆ
。
読み出し制御回路１７にも送り、今、どのＦｉＦｏメそ
りに書き込んでいるかが判るようにしておく。
りに書き込んでいるかが判るようにしておく。
ＦｉＦｏ書込み制御回路９では、先頭を示すクロックに
より先頭を検出し、このフレームを書き込むＦｉＦｏメ
モリを、書込みメモリ選択信号により選択し、リセット
パルス（Ｒ３Ｔ）を送り、一度ＦｉＦｏメモリを空にし
、又書込みクロックを送りデータの書込みを行う。
より先頭を検出し、このフレームを書き込むＦｉＦｏメ
モリを、書込みメモリ選択信号により選択し、リセット
パルス（Ｒ３Ｔ）を送り、一度ＦｉＦｏメモリを空にし
、又書込みクロックを送りデータの書込みを行う。
このようにして書込み側では１フレームずつサイクリッ
クにＦｉＦｏメモリ１０〜１３に書き込んでいく。この
ためＦｉＦｏメモリには最大４フレームの内容が格納さ
れる。
クにＦｉＦｏメモリ１０〜１３に書き込んでいく。この
ためＦｉＦｏメモリには最大４フレームの内容が格納さ
れる。
又書込み開始時にＦｉＦｏメモリのリセットを行うので
、１つのＦｉＦｏメモリに１フレーム長より大きなデー
タが格納されることがなく、リセットのＦｉＦｏメモリ
長は１フレーム長で十分となる。
、１つのＦｉＦｏメモリに１フレーム長より大きなデー
タが格納されることがなく、リセットのＦｉＦｏメモリ
長は１フレーム長で十分となる。
次に読み出し側では、マスタクロック発生部１５よりの
マスククロックにより動作するフレーム発生部１４にて
誤動作時に送出するマスタフレーム（ＩＮＤ）を作成す
ると共に読み出しクロック（Ｒ・ＣＬＫ）、マスタフレ
ームの先頭を示すクロック（Ｍ−Ｆ−ＣＬＫ）をＦｉＦ
ｏ読み出し制御回路１７に送り出す。
マスククロックにより動作するフレーム発生部１４にて
誤動作時に送出するマスタフレーム（ＩＮＤ）を作成す
ると共に読み出しクロック（Ｒ・ＣＬＫ）、マスタフレ
ームの先頭を示すクロック（Ｍ−Ｆ−ＣＬＫ）をＦｉＦ
ｏ読み出し制御回路１７に送り出す。
又ＦｉＦｏ読み出し制御回路１７には各ＦｉＦ０メモリ
１０〜１３の書込み完了を示す信号（ＲＥＡＤＹ）も入
力している。
１０〜１３の書込み完了を示す信号（ＲＥＡＤＹ）も入
力している。
ＦｉＦｏ読み出し制御回路１７では、読み出しタイミン
グが、マスクフレームの先頭を示すクロック（Ｍ−Ｆ−
ＣＬＫ）に対応し、又読み出すＦｉ１？ｏメモリが書込
み完了状態にあり、又読み出しを行うＦｉＦｏメモリが
書き込んでいるＦｉＦＯメモリに対し、１つまたは２つ
進んでいる場合に内部フラグをオフとして読み出しを行
い、書き込んでいる１７ｉｐ’ｏメモリと読み出すＦｉ
Ｆｏメモリが同じ、又は書込み完了してから暫くしてか
ら読み出すために、今読み出しているＦｉｐｏメモリの
次のＦｉＦｏメモリに書き込んでいる場合は、内部フラ
グをオンとして読み出しを停止し、次のマスクフレーム
の先頭を示すクロック（Ｍ・Ｆ−ＣＬＫ）が来る迄待ち
、先に説明した条件が成立し、内部フラグがオフになれ
ば読み出しを再開する。
グが、マスクフレームの先頭を示すクロック（Ｍ−Ｆ−
ＣＬＫ）に対応し、又読み出すＦｉ１？ｏメモリが書込
み完了状態にあり、又読み出しを行うＦｉＦｏメモリが
書き込んでいるＦｉＦＯメモリに対し、１つまたは２つ
進んでいる場合に内部フラグをオフとして読み出しを行
い、書き込んでいる１７ｉｐ’ｏメモリと読み出すＦｉ
Ｆｏメモリが同じ、又は書込み完了してから暫くしてか
ら読み出すために、今読み出しているＦｉｐｏメモリの
次のＦｉＦｏメモリに書き込んでいる場合は、内部フラ
グをオンとして読み出しを停止し、次のマスクフレーム
の先頭を示すクロック（Ｍ・Ｆ−ＣＬＫ）が来る迄待ち
、先に説明した条件が成立し、内部フラグがオフになれ
ば読み出しを再開する。
尚内部フラグがオンの場合は、セレクタ制御信号（ＳＷ
−Ｃ０ＮＴ）により、セレクタ１６を制御し、マスタフ
レームを選択し、内部フラグがオフの時にはＦｉＦｏ読
み出し：制御卸回路１７にて、１フレーム毎にサイクリ
ックに読み出しＦｉＦ。
−Ｃ０ＮＴ）により、セレクタ１６を制御し、マスタフ
レームを選択し、内部フラグがオフの時にはＦｉＦｏ読
み出し：制御卸回路１７にて、１フレーム毎にサイクリ
ックに読み出しＦｉＦ。
メモリを変えていくと共にそれに合わせてセレクタ制御
信号（ＳＷ・Ｃ０ＮＴ）により、対応するＦｉ Ｆ Ｏ
メモリ出力（ＩＮＯ，ＩＮＩ、ｌＮ２゜ｌＮ５）を選択
送出する。
信号（ＳＷ・Ｃ０ＮＴ）により、対応するＦｉ Ｆ Ｏ
メモリ出力（ＩＮＯ，ＩＮＩ、ｌＮ２゜ｌＮ５）を選択
送出する。
尚読み出しは選択したＦｉＦｏメモリに読み出しクロッ
ク（Ｒ−ＣＬＫ）を送り出すことで行い、又１フレ一ム
分の読み出しが完了した時点で、誤動作防止のためＦｉ
Ｆｏメモリのリセットを行う。
ク（Ｒ−ＣＬＫ）を送り出すことで行い、又１フレ一ム
分の読み出しが完了した時点で、誤動作防止のためＦｉ
Ｆｏメモリのリセットを行う。
以上の如く各部の動作をさせるので、各ＦｉＦＯメモリ
のシーケンス、例えば書き込み中、書込み済、読み出し
中、リセットされ空になっているものとなるので、少し
位のタイミングのずれは吸収が可能となり、少しのタイ
ミングのずれによる誤動作は生じなくなる。
のシーケンス、例えば書き込み中、書込み済、読み出し
中、リセットされ空になっているものとなるので、少し
位のタイミングのずれは吸収が可能となり、少しのタイ
ミングのずれによる誤動作は生じなくなる。
以上はＦｉＦｏメモリが４個の場合で説明したが、これ
は３個以上の場合であれば、少しのタイミングのずれに
よる誤動作は生じなくすることが出来、ＦｉＦｏメモリ
の個数を４個５個と増やしていくことでタイミングのず
れの吸収量が増加していく。
は３個以上の場合であれば、少しのタイミングのずれに
よる誤動作は生じなくすることが出来、ＦｉＦｏメモリ
の個数を４個５個と増やしていくことでタイミングのず
れの吸収量が増加していく。
以上詳細に説明せる如く本発明によれば、王フレームの
時間に生じたエラーが次のフレームに波及せず、スルし
のタイミングのずれにたいしても誤動作しないようにす
ることが出来るようになる効果がある。
時間に生じたエラーが次のフレームに波及せず、スルし
のタイミングのずれにたいしても誤動作しないようにす
ることが出来るようになる効果がある。
第１図は本発明の実施例の並列形フレームハ。
ファ回路のブロック図、
第２図は従来例のフレームバッファ回路のブロック図で
ある。 図において、 １．１４はフレーム発生部、 ２．３．１６はセレクタ、 ４はメモリ制御部、 ５．８はフレーム検出部、 ６．７．１０〜１３はフレームメモリ、９はメモリの書
込み制御回路、 １５はマスタクロック発生部、 １７はメモリの読み出し制御回路を示す。
ある。 図において、 １．１４はフレーム発生部、 ２．３．１６はセレクタ、 ４はメモリ制御部、 ５．８はフレーム検出部、 ６．７．１０〜１３はフレームメモリ、９はメモリの書
込み制御回路、 １５はマスタクロック発生部、 １７はメモリの読み出し制御回路を示す。
Claims (1)
- 【特許請求の範囲】 ＴＤＭフレームを伝送するためのループ長を該ＴＤＭフ
レームの伝送時間の整数倍となるように調整する、ルー
プ形同期ＴＤＭネットワークのフレームバッファメモリ
回路において、 各々少なくとも１フレーム長のバッファメモリを３個以
上並列に並べ、 該３個以上のバッファメモリへの書込みは、バッファメ
モリの内容をリセットした後にサイクリックに行い、 読み出しは、書込みに使用しているバッファメモリと、
読み出すバッファメモリとのサイクリックな位置関係を
確認してから行うようにしたことを特徴とする並列形フ
レームバッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18220485A JPS6242637A (ja) | 1985-08-20 | 1985-08-20 | 並列形フレ−ムバツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18220485A JPS6242637A (ja) | 1985-08-20 | 1985-08-20 | 並列形フレ−ムバツフア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6242637A true JPS6242637A (ja) | 1987-02-24 |
Family
ID=16114173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18220485A Pending JPS6242637A (ja) | 1985-08-20 | 1985-08-20 | 並列形フレ−ムバツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6242637A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05130175A (ja) * | 1991-11-06 | 1993-05-25 | Mitsubishi Electric Corp | データ伝送装置 |
-
1985
- 1985-08-20 JP JP18220485A patent/JPS6242637A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05130175A (ja) * | 1991-11-06 | 1993-05-25 | Mitsubishi Electric Corp | データ伝送装置 |
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