JPH0583235A - 速度変換時のデータエラー防止方式 - Google Patents
速度変換時のデータエラー防止方式Info
- Publication number
- JPH0583235A JPH0583235A JP3241423A JP24142391A JPH0583235A JP H0583235 A JPH0583235 A JP H0583235A JP 3241423 A JP3241423 A JP 3241423A JP 24142391 A JP24142391 A JP 24142391A JP H0583235 A JPH0583235 A JP H0583235A
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- Japan
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- address
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Abstract
(57)【要約】
【目的】 本発明は、速度変換時のデータエラー防止方
式に関し、デュアルポートＲＡＭのリード制御を行うこ
とにより、データエラーを発生させずにＣＬＫの速度変
換を行うことを目的とする。 【構成】 デュアルポートＲＡＭ１０１と、ライト制御
部１０２と、リード制御部１０３とを備えた伝送装置の
回線インタフェースにおいて、アドレス監視部１０４を
設け、そのアドレス監視部１０４により、ライト制御部
１０２で生成したライトアドレスとリード制御部１０３
で生成したリードアドレスとの位相差を検出し、その位
相差がある一定値以下となった場合には、位相差がある
一定値以上になるまでリード制御部１０３によるデュア
ルポートＲＡＭ１０１からのデータの読み出しを停止す
る、ことから構成する。
式に関し、デュアルポートＲＡＭのリード制御を行うこ
とにより、データエラーを発生させずにＣＬＫの速度変
換を行うことを目的とする。 【構成】 デュアルポートＲＡＭ１０１と、ライト制御
部１０２と、リード制御部１０３とを備えた伝送装置の
回線インタフェースにおいて、アドレス監視部１０４を
設け、そのアドレス監視部１０４により、ライト制御部
１０２で生成したライトアドレスとリード制御部１０３
で生成したリードアドレスとの位相差を検出し、その位
相差がある一定値以下となった場合には、位相差がある
一定値以上になるまでリード制御部１０３によるデュア
ルポートＲＡＭ１０１からのデータの読み出しを停止す
る、ことから構成する。
Description
【０００１】
【産業上の利用分野】本発明は、回線と接続する伝送装
置に於いて、回線とインタフェースをとり、回線のＣＬ
Ｋ（クロック信号）から自局装置内のＣＬＫに速度変換
が必要な伝送装置の回線インタフェースに用いられる、
速度変換時のデータエラー防止方式に関する。
置に於いて、回線とインタフェースをとり、回線のＣＬ
Ｋ（クロック信号）から自局装置内のＣＬＫに速度変換
が必要な伝送装置の回線インタフェースに用いられる、
速度変換時のデータエラー防止方式に関する。
【０００２】
【従来の技術】近年のネットワークの多様化に伴い、伝
送装置も多くのネットワークとの接続が必要となってお
り、各ネットワークと自局とのデータ疎通を行うには、
回線のＣＬＫから自局装置のＣＬＫに速度変換を行わな
ければならない。しかし、この場合、ＣＬＫが非同期の
ため、ＣＬＫ位相によりデータエラーが発生してしまう
が、このようなデータエラーを発生しないでＣＬＫの速
度変換を行う必要がある。
送装置も多くのネットワークとの接続が必要となってお
り、各ネットワークと自局とのデータ疎通を行うには、
回線のＣＬＫから自局装置のＣＬＫに速度変換を行わな
ければならない。しかし、この場合、ＣＬＫが非同期の
ため、ＣＬＫ位相によりデータエラーが発生してしまう
が、このようなデータエラーを発生しないでＣＬＫの速
度変換を行う必要がある。
【０００３】従来の伝送装置においては、回線のＣＬＫ
から自局装置のＣＬＫへ速度変換を行う場合には、ＲＡ
Ｍの２面構成により各面を切り替えてＣＬＫの速度変換
を行っていた。つまり、ＲＡＭを２つ用意し、それらの
ＲＡＭを切り替えることによりＣＬＫの速度変換を行っ
ていた。
から自局装置のＣＬＫへ速度変換を行う場合には、ＲＡ
Ｍの２面構成により各面を切り替えてＣＬＫの速度変換
を行っていた。つまり、ＲＡＭを２つ用意し、それらの
ＲＡＭを切り替えることによりＣＬＫの速度変換を行っ
ていた。
【０００４】
【発明が解決しようとする課題】ところが、ＣＬＫ位相
が近接した場合に自動的に面切り替えを行って、ＣＬＫ
位相をπ／２ずらすことによりＣＬＫ位相の調整を行う
ようにした場合には、データが正常に疎通可能となるの
は一瞬データエラーを起こした後となる。
が近接した場合に自動的に面切り替えを行って、ＣＬＫ
位相をπ／２ずらすことによりＣＬＫ位相の調整を行う
ようにした場合には、データが正常に疎通可能となるの
は一瞬データエラーを起こした後となる。
【０００５】従って、面切り替えが一瞬で終了し、デー
タが正常に疎通可能な状態となった場合でも、面切り替
えを行った場合には一瞬データエラーを起こしてしま
う、という問題を生じていた。
タが正常に疎通可能な状態となった場合でも、面切り替
えを行った場合には一瞬データエラーを起こしてしま
う、という問題を生じていた。
【０００６】本発明は、このような事情を考慮してなさ
れたもので、ＣＬＫ位相が近接しても面切り替えを行わ
ず、デュアルポートＲＡＭのリード制御を行うことによ
り、データエラーを発生させずにＣＬＫの速度変換を行
うことが可能な、速度変換時のデータエラー防止方式を
提供するものである。
れたもので、ＣＬＫ位相が近接しても面切り替えを行わ
ず、デュアルポートＲＡＭのリード制御を行うことによ
り、データエラーを発生させずにＣＬＫの速度変換を行
うことが可能な、速度変換時のデータエラー防止方式を
提供するものである。
【０００７】
【課題を解決するための手段】図１は本発明が適用され
る伝送装置の回線インタフェースを示す回路ブロック図
であり、この図を用いて本発明を説明すると、本発明
は、速度変換用のデュアルポートＲＡＭ１０１と、回線
のクロック信号からライトアドレス、ライトイネーブ
ル、及びライトクロックの信号を生成し、生成した信号
に従って回線からのデータをデュアルポートＲＡＭ１０
１に書き込むライト制御部１０２と、自局装置内のクロ
ック信号からリードアドレス、リードイネーブル、及び
リードクロックの信号を生成し、生成した信号に従って
デュアルポートＲＡＭ１０１から自局装置内にデータを
読み出すリード制御部１０３とを備えた伝送装置の回線
インタフェースにおいて、アドレス監視部１０４を設
け、そのアドレス監視部１０４により、ライト制御部１
０２で生成したライトアドレスとリード制御部１０３で
生成したリードアドレスとの位相差を検出し、その位相
差がある一定値以下となった場合には、位相差がある一
定値以上になるまでリード制御部１０３によるデュアル
ポートＲＡＭ１０１からのデータの読み出しを停止す
る、ことからなる速度変換時のデータエラー防止方式で
ある。
る伝送装置の回線インタフェースを示す回路ブロック図
であり、この図を用いて本発明を説明すると、本発明
は、速度変換用のデュアルポートＲＡＭ１０１と、回線
のクロック信号からライトアドレス、ライトイネーブ
ル、及びライトクロックの信号を生成し、生成した信号
に従って回線からのデータをデュアルポートＲＡＭ１０
１に書き込むライト制御部１０２と、自局装置内のクロ
ック信号からリードアドレス、リードイネーブル、及び
リードクロックの信号を生成し、生成した信号に従って
デュアルポートＲＡＭ１０１から自局装置内にデータを
読み出すリード制御部１０３とを備えた伝送装置の回線
インタフェースにおいて、アドレス監視部１０４を設
け、そのアドレス監視部１０４により、ライト制御部１
０２で生成したライトアドレスとリード制御部１０３で
生成したリードアドレスとの位相差を検出し、その位相
差がある一定値以下となった場合には、位相差がある一
定値以上になるまでリード制御部１０３によるデュアル
ポートＲＡＭ１０１からのデータの読み出しを停止す
る、ことからなる速度変換時のデータエラー防止方式で
ある。
【０００８】
【作用】図１に示すように、この発明によれば、デュア
ルポートＲＡＭ１０１のライトアドレス（Ａ０〜ＡＮ）
とリードアドレス（Ｂ０〜ＢＮ）の位相差を検出し、位
相差がある一定値以下となった場合には、アドレス監視
部１０４からリード制御部１０３へ読み出し停止信号
（ＲＳＴＯＰ）を送出する。リード制御部１０３では、
読み出し停止信号により、デュアルポートＲＡＭ１０１
へのリードアドレス，リードイネーブル，及びリードク
ロック信号の出力を停止し、空きデータの挿入を行う。
ルポートＲＡＭ１０１のライトアドレス（Ａ０〜ＡＮ）
とリードアドレス（Ｂ０〜ＢＮ）の位相差を検出し、位
相差がある一定値以下となった場合には、アドレス監視
部１０４からリード制御部１０３へ読み出し停止信号
（ＲＳＴＯＰ）を送出する。リード制御部１０３では、
読み出し停止信号により、デュアルポートＲＡＭ１０１
へのリードアドレス，リードイネーブル，及びリードク
ロック信号の出力を停止し、空きデータの挿入を行う。
【０００９】従って、クロック信号の位相が近接した場
合には、デュアルポートＲＡＭ１０１へリード制御をか
けることにより、データエラーを発生させることなくデ
ータの速度変換が可能となる。
合には、デュアルポートＲＡＭ１０１へリード制御をか
けることにより、データエラーを発生させることなくデ
ータの速度変換が可能となる。
【００１０】
【実施例】以下、図面に示す実施例に基づいてこの発明
を詳述する。なお、これによってこの発明が限定される
ものではない。
を詳述する。なお、これによってこの発明が限定される
ものではない。
【００１１】図２は本発明の速度変換時のデータエラー
防止方式が適用される伝送装置の回線インタフェースを
示す回路ブロック図である。図において、１は速度変換
用のデュアルポートＲＡＭ（以後ＤＰ−ＲＡＭと記
す）、２はライト制御部であり、このライト制御部２
は、回線のクロック信号（ＬＣＬＫ）からライトアドレ
ス信号（Ａ０〜ＡＮ）を生成するライトアドレスカウン
タ２ａと、ライトイネーブル信号（ＷＥ）を生成するラ
イトイネーブルゼネレータ２ｂと、ライトクロック信号
（ＷＣＬＫ）を生成する分周器２ｃから構成されてお
り、これらの信号に従って回線からのデータ（ＲＤ０）
をデュアルポートＲＡＭ１に書き込む。
防止方式が適用される伝送装置の回線インタフェースを
示す回路ブロック図である。図において、１は速度変換
用のデュアルポートＲＡＭ（以後ＤＰ−ＲＡＭと記
す）、２はライト制御部であり、このライト制御部２
は、回線のクロック信号（ＬＣＬＫ）からライトアドレ
ス信号（Ａ０〜ＡＮ）を生成するライトアドレスカウン
タ２ａと、ライトイネーブル信号（ＷＥ）を生成するラ
イトイネーブルゼネレータ２ｂと、ライトクロック信号
（ＷＣＬＫ）を生成する分周器２ｃから構成されてお
り、これらの信号に従って回線からのデータ（ＲＤ０）
をデュアルポートＲＡＭ１に書き込む。
【００１２】３はリード制御部であり、このリード制御
部３は、自局装置内のクロック信号（ＳＣＬＫ）からリ
ードアドレス信号（Ｂ０〜ＢＮ）を生成するリードアド
レスカウンタ３ａと、リードイネーブル信号（ＲＥ）を
生成するリードイネーブルゼネレータ３ｂと、リードク
ロック信号（ＲＣＬＫ）を生成する分周器３ｃから構成
されており、これらの信号に従ってデュアルポートＲＡ
Ｍ１から自局装置内にデータ（ＲＤ１）を読み出す。
部３は、自局装置内のクロック信号（ＳＣＬＫ）からリ
ードアドレス信号（Ｂ０〜ＢＮ）を生成するリードアド
レスカウンタ３ａと、リードイネーブル信号（ＲＥ）を
生成するリードイネーブルゼネレータ３ｂと、リードク
ロック信号（ＲＣＬＫ）を生成する分周器３ｃから構成
されており、これらの信号に従ってデュアルポートＲＡ
Ｍ１から自局装置内にデータ（ＲＤ１）を読み出す。
【００１３】４はアドレス監視部であり、このアドレス
監視部４は、ＤＰ−ＲＡＭ１のバッファ容量を監視する
カウンタ４ａと、ライト制御部２で生成したライトアド
レスとリード制御部３で生成したリードアドレスとの位
相差を検出する差分検出部４ｂから構成されており、ラ
イトアドレスとリードアドレスの位相差がある一定値以
下となった場合には、位相差がある一定値以上になるま
でリード制御部３へ読み出し停止信号（ＲＳＴＯＰ）を
送出する。リード制御部３では、読み出し停止信号によ
り、ＤＰ−ＲＡＭ１へのリードアドレス，リードイネー
ブル，及びリードクロック信号の出力を停止し、空きデ
ータの挿入を行う。これにより、リード制御部３による
ＤＰ−ＲＡＭ１からのデータの読み出しが停止される。
監視部４は、ＤＰ−ＲＡＭ１のバッファ容量を監視する
カウンタ４ａと、ライト制御部２で生成したライトアド
レスとリード制御部３で生成したリードアドレスとの位
相差を検出する差分検出部４ｂから構成されており、ラ
イトアドレスとリードアドレスの位相差がある一定値以
下となった場合には、位相差がある一定値以上になるま
でリード制御部３へ読み出し停止信号（ＲＳＴＯＰ）を
送出する。リード制御部３では、読み出し停止信号によ
り、ＤＰ−ＲＡＭ１へのリードアドレス，リードイネー
ブル，及びリードクロック信号の出力を停止し、空きデ
ータの挿入を行う。これにより、リード制御部３による
ＤＰ−ＲＡＭ１からのデータの読み出しが停止される。
【００１４】図３は実施例の信号のタイミングを示すタ
イミングチャートであり、図２に示した回路の実施タイ
ミングを示している。図３において、信号の名称は図２
で示した信号と同一記号で示している。
イミングチャートであり、図２に示した回路の実施タイ
ミングを示している。図３において、信号の名称は図２
で示した信号と同一記号で示している。
【００１５】図中、はライト制御部２でＬＣＬＫを基
にＤＰ−ＲＡＭ１のライトアドレス（Ａ０〜ＡＮ）を生
成するタイミングを示している。はＬＣＬＫからＷＥ
を生成し、回線データのＲＤ０をＤＰ−ＲＡＭ１に書き
込む位置を示している。はリード制御部３でＳＣＬＫ
を基にＤＰ−ＲＡＭ１のリードアドレス（Ｂ０〜ＢＮ）
を生成するタイミングを示している。はＳＣＬＫから
ＲＥを生成し、ＤＰ−ＲＡＭ１に書き込まれた回線デー
タを自局の装置内ＣＬＫに同期して読み出す位置を示し
ている。
にＤＰ−ＲＡＭ１のライトアドレス（Ａ０〜ＡＮ）を生
成するタイミングを示している。はＬＣＬＫからＷＥ
を生成し、回線データのＲＤ０をＤＰ−ＲＡＭ１に書き
込む位置を示している。はリード制御部３でＳＣＬＫ
を基にＤＰ−ＲＡＭ１のリードアドレス（Ｂ０〜ＢＮ）
を生成するタイミングを示している。はＳＣＬＫから
ＲＥを生成し、ＤＰ−ＲＡＭ１に書き込まれた回線デー
タを自局の装置内ＣＬＫに同期して読み出す位置を示し
ている。
【００１６】で示した位置は、アドレス監視部４にお
いて、アドレス差分１を検出した場合を示しており、こ
れをライト／リードのスレッシュ値としている場合は、
次のＮ＋５のアドレスは読み出さず、アドレス差分が２
以上となるまではリードアドレス，リードイネーブル，
及びリードクロック信号は出力しないようにＤＰ−ＲＡ
Ｍ１のリード制御をかける。この時、ＲＤ１のデータと
してはＮ＋４のアドレスのデータが出力される事となる
（図中：読み出し停止区間、参照）。その後、ライト
／リード・アドレスの差分が１以上となったとに、再び
ＤＰ−ＲＡＭ１から読み出しを開始する（図中：読み
出し開始、参照）。
いて、アドレス差分１を検出した場合を示しており、こ
れをライト／リードのスレッシュ値としている場合は、
次のＮ＋５のアドレスは読み出さず、アドレス差分が２
以上となるまではリードアドレス，リードイネーブル，
及びリードクロック信号は出力しないようにＤＰ−ＲＡ
Ｍ１のリード制御をかける。この時、ＲＤ１のデータと
してはＮ＋４のアドレスのデータが出力される事となる
（図中：読み出し停止区間、参照）。その後、ライト
／リード・アドレスの差分が１以上となったとに、再び
ＤＰ−ＲＡＭ１から読み出しを開始する（図中：読み
出し開始、参照）。
【００１７】以上のように、ＤＰ−ＲＡＭ１のライト／
リード・アドレスの差分を検出し、ある一定値をスレッ
シュ値として設定し、その値になった場合はＤＰ−ＲＡ
Ｍ１からのリードを停止し、スレッシュ値以上になった
場合には再び読み出しを開始するという制御を行うこと
で、データエラーを発生させることなく速度変換を行う
ことができる。
リード・アドレスの差分を検出し、ある一定値をスレッ
シュ値として設定し、その値になった場合はＤＰ−ＲＡ
Ｍ１からのリードを停止し、スレッシュ値以上になった
場合には再び読み出しを開始するという制御を行うこと
で、データエラーを発生させることなく速度変換を行う
ことができる。
【００１８】
【発明の効果】以上説明した様に、本発明によれば、回
線と自局装置との速度変換においてデータエラーを発生
させずに速度変換を行うことが可能となる。よって、回
線とインタフェースをとる伝送装置の速度変換方式に寄
与するところが大きい。
線と自局装置との速度変換においてデータエラーを発生
させずに速度変換を行うことが可能となる。よって、回
線とインタフェースをとる伝送装置の速度変換方式に寄
与するところが大きい。
【図１】本発明が適用される伝送装置の回線インタフェ
ースを示す回路ブロック図である。
ースを示す回路ブロック図である。
【図２】本発明が適用される伝送装置の回線インタフェ
ースの一実施例を示す回路ブロック図である。
ースの一実施例を示す回路ブロック図である。
【図３】実施例の信号のタイミングを示すタイミングチ
ャートである。
ャートである。
１ デュアルポートＲＡＭ ２ ライト制御部 ２ａ ライトアドレスカウンタ ２ｂ ライトイネーブルゼネレータ ２ｃ ライト用分周器 ３ リード制御部 ３ａ リードアドレスカウンタ ３ｂ リードイネーブルゼネレータ ３ｃ リード用分周器 ４ アドレス監視部 ４ａ カウンタ ４ｂ 差分検出部
Claims (1)
- 【請求項１】 速度変換用のデュアルポートＲＡＭ（１
０１）と、回線のクロック信号からライトアドレス、ラ
イトイネーブル、及びライトクロックの信号を生成し、
生成した信号に従って回線からのデータをデュアルポー
トＲＡＭ（１０１）に書き込むライト制御部（１０２）
と、自局装置内のクロック信号からリードアドレス、リ
ードイネーブル、及びリードクロックの信号を生成し、
生成した信号に従ってデュアルポートＲＡＭ（１０１）
から自局装置内にデータを読み出すリード制御部（１０
３）とを備えた伝送装置の回線インタフェースにおい
て、 アドレス監視部（１０４）を設け、 そのアドレス監視部（１０４）により、ライト制御部
（１０２）で生成したライトアドレスとリード制御部
（１０３）で生成したリードアドレスとの位相差を検出
し、 その位相差がある一定値以下となった場合には、位相差
がある一定値以上になるまでリード制御部（１０３）に
よるデュアルポートＲＡＭ（１０１）からのデータの読
み出しを停止する、ことからなる速度変換時のデータエ
ラー防止方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3241423A JPH0583235A (ja) | 1991-09-20 | 1991-09-20 | 速度変換時のデータエラー防止方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3241423A JPH0583235A (ja) | 1991-09-20 | 1991-09-20 | 速度変換時のデータエラー防止方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0583235A true JPH0583235A (ja) | 1993-04-02 |
Family
ID=17074081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3241423A Withdrawn JPH0583235A (ja) | 1991-09-20 | 1991-09-20 | 速度変換時のデータエラー防止方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0583235A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100426666B1 (ko) * | 1999-12-30 | 2004-04-13 | 엘지전자 주식회사 | 셀 단위 통신 시스템에서의 셀 전달 방법 및 장치 |
| KR100443014B1 (ko) * | 2001-12-24 | 2004-08-04 | 엘지전자 주식회사 | 듀얼포트램을 이용한 상이위상 클럭간 데이터 전송 장치 |
-
1991
- 1991-09-20 JP JP3241423A patent/JPH0583235A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100426666B1 (ko) * | 1999-12-30 | 2004-04-13 | 엘지전자 주식회사 | 셀 단위 통신 시스템에서의 셀 전달 방법 및 장치 |
| KR100443014B1 (ko) * | 2001-12-24 | 2004-08-04 | 엘지전자 주식회사 | 듀얼포트램을 이용한 상이위상 클럭간 데이터 전송 장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |