JPS63257841A - 論理シミユレ−タ - Google Patents
論理シミユレ−タInfo
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- JPS63257841A JPS63257841A JP62092911A JP9291187A JPS63257841A JP S63257841 A JPS63257841 A JP S63257841A JP 62092911 A JP62092911 A JP 62092911A JP 9291187 A JP9291187 A JP 9291187A JP S63257841 A JPS63257841 A JP S63257841A
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- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 39
- 238000004088 simulation Methods 0.000 claims abstract description 32
- 238000012545 processing Methods 0.000 claims abstract description 13
- 230000006870 function Effects 0.000 claims abstract description 7
- 238000012360 testing method Methods 0.000 abstract description 4
- 238000001514 detection method Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- 238000013461 design Methods 0.000 description 2
- 230000006399 behavior Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- Management, Administration, Business Operations System, And Electronic Commerce (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
１丘光１
本発明は論理シミュレータに関し、特にハードウェアに
よる高速の論理シミュレータに関する。
よる高速の論理シミュレータに関する。
従来技術
従来、この種の論理シミュレータはソフトウェアで作ら
れるのが通例であった（例えば、Ｔ、５ａｓａｋｉ ｅ
ｔ ａｌ、 ”旧ｘＳ；へＭｉｘｅｄ Ｌｅｖｅｌ
Ｓｉｍｕｌａｔｏｒ ｆｏｒしａｒｇｅ Ｄｉｇｉｔ
ａｌ Ｓｙｓｔｅｍ Ｌｏｇｉｃ Ｖｅｒｉｒｉ
ｃａ口ｏｎ”。
れるのが通例であった（例えば、Ｔ、５ａｓａｋｉ ｅ
ｔ ａｌ、 ”旧ｘＳ；へＭｉｘｅｄ Ｌｅｖｅｌ
Ｓｉｍｕｌａｔｏｒ ｆｏｒしａｒｇｅ Ｄｉｇｉｔ
ａｌ Ｓｙｓｔｅｍ Ｌｏｇｉｃ Ｖｅｒｉｒｉ
ｃａ口ｏｎ”。
Ｐｒｏｃ、 ｏｆ １７ｔｈ Ｄｅｓｉｇｎ Ａｕｔｏ
ｍａｔ、 Ｃｏｎｆ、、 ＰＰ、６２６−６３３、 Ｊ
ｕｎｅ １９８０． ） この様な従来のソフトウェアによる論理シミュレータで
は、シミュレーション用のテストデータが多い場合（シ
ミュレーションクロック数が多い場合）、シミュレーシ
ョンの実行時間が大となつて、設計品質の確保という点
において大きな問題となっている。
ｍａｔ、 Ｃｏｎｆ、、 ＰＰ、６２６−６３３、 Ｊ
ｕｎｅ １９８０． ） この様な従来のソフトウェアによる論理シミュレータで
は、シミュレーション用のテストデータが多い場合（シ
ミュレーションクロック数が多い場合）、シミュレーシ
ョンの実行時間が大となつて、設計品質の確保という点
において大きな問題となっている。
ＲＪＪとｌ迎
そこで、本発明はこの様な従来のものの欠点を解決すべ
くなされたものであって、その目的とするところは、シ
ミュレーション用のテストデータが多くても、高速に論
理シミュレーションを実行することが可能なハードウェ
ア構成の論理シミュレータを提供することにある。
くなされたものであって、その目的とするところは、シ
ミュレーション用のテストデータが多くても、高速に論
理シミュレーションを実行することが可能なハードウェ
ア構成の論理シミュレータを提供することにある。
発明の構成
本発明による論理シミュレータは、複数の基本機能素子
からなる論理回路の論理シミュレーションを行う論理シ
ミュレータであって、前記基本機能素子の相互の接続状
態情報、前記基本機能素子の各々の入力信号論理値およ
び機能の種類を示す素子属性情報を予め格納したメモリ
手段と、前記基本機能素子のうち所定数の基本機能素子
に対して、前記メモリ手段からこれ等基本機能素子に対
応する入力信号論理値及び素子属性情報を夫々導出して
並列的にシミュレーション処理を行う論理演算手段と、
この論理演算手段による前回の処理結果を格納する出力
状態メモリ手段と、前記出力状態メモリ手段の前回の処
理結果と前記論理演算手段による最新の処理結果とを比
較して、変化があることが検出されたときに現在のシミ
ュレーション対象となっている各基本機能素子に接続さ
れた他の基本機能素子を前記接続状態情報を用いて探索
する探索手段とを含み、この探索手段により探索された
基本機能素子について次のシミュレーション処理を行う
ようにしたことを特徴としている。
からなる論理回路の論理シミュレーションを行う論理シ
ミュレータであって、前記基本機能素子の相互の接続状
態情報、前記基本機能素子の各々の入力信号論理値およ
び機能の種類を示す素子属性情報を予め格納したメモリ
手段と、前記基本機能素子のうち所定数の基本機能素子
に対して、前記メモリ手段からこれ等基本機能素子に対
応する入力信号論理値及び素子属性情報を夫々導出して
並列的にシミュレーション処理を行う論理演算手段と、
この論理演算手段による前回の処理結果を格納する出力
状態メモリ手段と、前記出力状態メモリ手段の前回の処
理結果と前記論理演算手段による最新の処理結果とを比
較して、変化があることが検出されたときに現在のシミ
ュレーション対象となっている各基本機能素子に接続さ
れた他の基本機能素子を前記接続状態情報を用いて探索
する探索手段とを含み、この探索手段により探索された
基本機能素子について次のシミュレーション処理を行う
ようにしたことを特徴としている。
実施例
以下、図面を用いて本発明の実施例について説明する。
第１図は本発明の実施例のブロック図であり、第２図（
Ａ）は第１図のブロックにて示す論理シミュレータによ
り論理シミュレーション対象となる被模擬論理回路を示
す図である。第２図（Ｂ）は第２図（Ａ）に示された論
回路を、すべて４人力基本様能素子（単位ゲート機能を
有する素子）に変換して得られた論理回路図であり、第
１図の論理シミュレータではこの第２図（Ｂ）に示され
た４人力基本機能素子により構成された論理回路を被模
擬論理回路とみなして扱うものとする。
Ａ）は第１図のブロックにて示す論理シミュレータによ
り論理シミュレーション対象となる被模擬論理回路を示
す図である。第２図（Ｂ）は第２図（Ａ）に示された論
回路を、すべて４人力基本様能素子（単位ゲート機能を
有する素子）に変換して得られた論理回路図であり、第
１図の論理シミュレータではこの第２図（Ｂ）に示され
た４人力基本機能素子により構成された論理回路を被模
擬論理回路とみなして扱うものとする。
第１図において、第２図（Ｂ）に示す如く、４人力とし
た場合の基本機能素子の各入力信号線の有効ビット（４
人力信号線のうち実際に使用されているか否かを示すビ
ット）及び各基本機能素子の機能の種類（アンドゲート
、オアゲート等の機能を示す素子属性）が夫々各基本機
能素子対応に予めメモリ１００内に格納されている。
た場合の基本機能素子の各入力信号線の有効ビット（４
人力信号線のうち実際に使用されているか否かを示すビ
ット）及び各基本機能素子の機能の種類（アンドゲート
、オアゲート等の機能を示す素子属性）が夫々各基本機
能素子対応に予めメモリ１００内に格納されている。
各基本機能素子のそれぞれの入力信号線の信号論理値が
一時メモリ２１０及び２２０に格納され、セレクタ２０
１により両メモリ２１０及び２２０の格納データが択一
的に導出されて論理演算回路３００へ入力され、この論
理演算回路３００において、先のメモリ１００内に格納
されている各基本機能素子の有効ビット及び素子属性デ
ータとセレクタ２０１により選択された入力信号論理値
とを用いて論理シミュレーションが行われる。
一時メモリ２１０及び２２０に格納され、セレクタ２０
１により両メモリ２１０及び２２０の格納データが択一
的に導出されて論理演算回路３００へ入力され、この論
理演算回路３００において、先のメモリ１００内に格納
されている各基本機能素子の有効ビット及び素子属性デ
ータとセレクタ２０１により選択された入力信号論理値
とを用いて論理シミュレーションが行われる。
この論理演算回路３００において行われた論理シミュレ
ーションの結果はレジスタ４００へ一時格納される。こ
の格納された論理演算結果は以前の論理演算結果を格納
した出力状態メモリ５００の内容とイベント検出回路６
００にて比較される。この比較の結果、変化があったこ
とが判定されれば、イベント生起したことになるので、
接続状態メモリ７００に予め格納されている論理回路の
接続データに基づいて、現在シミュレーションされてい
る基本機能素子の出力に接続されている他の基本機能素
子が探索される。各基本機能素子の入力信号値及びイベ
ントがメモリ８００に予め格納されており、探索された
基本機能素子に対応する入力状態値がメモリ８００から
読出されて、メモリ２１０ 、２２０へ一時格納される
ようになっている。
ーションの結果はレジスタ４００へ一時格納される。こ
の格納された論理演算結果は以前の論理演算結果を格納
した出力状態メモリ５００の内容とイベント検出回路６
００にて比較される。この比較の結果、変化があったこ
とが判定されれば、イベント生起したことになるので、
接続状態メモリ７００に予め格納されている論理回路の
接続データに基づいて、現在シミュレーションされてい
る基本機能素子の出力に接続されている他の基本機能素
子が探索される。各基本機能素子の入力信号値及びイベ
ントがメモリ８００に予め格納されており、探索された
基本機能素子に対応する入力状態値がメモリ８００から
読出されて、メモリ２１０ 、２２０へ一時格納される
ようになっている。
次に本発明の詳細な説明する。まず、シミュレーション
が始まる前に、各基本機能素子の入力信号線の有効ビッ
トと基本機能素子の属性とが、これ等基本機能素子対応
に予めメモリ１００に格納されており、第３図に基本機
能素子２−１〜２−５に夫々対応するこれ等データの格
納の様子を示している。
が始まる前に、各基本機能素子の入力信号線の有効ビッ
トと基本機能素子の属性とが、これ等基本機能素子対応
に予めメモリ１００に格納されており、第３図に基本機
能素子２−１〜２−５に夫々対応するこれ等データの格
納の様子を示している。
例えば、２−１は上位４ヒツトが有効ビットを示し、下
位３ビツトが属性を示している。上位４ビツトのうち“
１パは入力信号が前段より供給されていることを示し、
ＩＩ ＯＩＩは前段よりの接続はなく、固定値（クラン
プ値）が入ることを示している。下位３ビツトのうち上
位２ビツトで素子の機能（本例では、” ｏ ｏ ”が
ＡＮＤゲート、０１”がＯＲゲート １１ ｉ Ｑ １
１がＥＸＯＲゲート）を示し、残り１ビツトで正／否の
区別［” Ｏ”が正。
位３ビツトが属性を示している。上位４ビツトのうち“
１パは入力信号が前段より供給されていることを示し、
ＩＩ ＯＩＩは前段よりの接続はなく、固定値（クラン
プ値）が入ることを示している。下位３ビツトのうち上
位２ビツトで素子の機能（本例では、” ｏ ｏ ”が
ＡＮＤゲート、０１”がＯＲゲート １１ ｉ Ｑ １
１がＥＸＯＲゲート）を示し、残り１ビツトで正／否の
区別［” Ｏ”が正。
“１パが否（反転）］を示している。
出力状態メモリ５００には全基本機能素子の初期状態（
例えば、ＩＩ Ｘ Ｉ＋未定）が入っている。また、接
続状態メモリ７００には全基本機能素子の接続関係が格
納されている。メモリ８００にはシミュレーションをお
こなためのイベント情報と基本機能素子の入力状態とが
入っている。シミュレーション動作が駆動される前は、
プライマリ入力に接続されている基本機能素子がイベン
トとなる。第２図（Ｂ）に示されている様に、被模擬回
路はプライマリ入力から出力にかけて夫々レベルがつけ
られており、シミュレーションはこのレベル単位に行わ
れる。そして、本例の場合、論理演算回路３００は３基
本機能素子に対するシミュレーションを並列に実行でき
るものとする。
例えば、ＩＩ Ｘ Ｉ＋未定）が入っている。また、接
続状態メモリ７００には全基本機能素子の接続関係が格
納されている。メモリ８００にはシミュレーションをお
こなためのイベント情報と基本機能素子の入力状態とが
入っている。シミュレーション動作が駆動される前は、
プライマリ入力に接続されている基本機能素子がイベン
トとなる。第２図（Ｂ）に示されている様に、被模擬回
路はプライマリ入力から出力にかけて夫々レベルがつけ
られており、シミュレーションはこのレベル単位に行わ
れる。そして、本例の場合、論理演算回路３００は３基
本機能素子に対するシミュレーションを並列に実行でき
るものとする。
シミュレーションは次の様に行われる。レベル２がシミ
ュレーション対象となっているものとすると、メモリ８
００よりメモリ２１０にレベル２に属する基本機能素子
２−１〜２−３の入力値が、またメモリ２２０に素子２
−４と２−５との入力値が夫々送られる。この時、クラ
ンプ信号線にはクランプの値が入る。
ュレーション対象となっているものとすると、メモリ８
００よりメモリ２１０にレベル２に属する基本機能素子
２−１〜２−３の入力値が、またメモリ２２０に素子２
−４と２−５との入力値が夫々送られる。この時、クラ
ンプ信号線にはクランプの値が入る。
シミュレーションはメモリ２１０より素子２−１゜２−
２および２−３の入力値が、メモリ１００より素子２−
１．２−２および２−３の有効ビットとその属性が夫々
読出され、論理演算回路３００で演算される。
２および２−３の入力値が、メモリ１００より素子２−
１．２−２および２−３の有効ビットとその属性が夫々
読出され、論理演算回路３００で演算される。
本例の場合、この結果は（０，１，０）となりレジスタ
４００にこれが取込まれる。レジスタ４００の値はメモ
リ５００に入っている以前の値と比較される。本例の場
合には、以前の各素子２−１．２−２゜２−３はともに
′Ｘ′′であったので、シミュレーション後の出力変化
が起り、イベント検出回路６００にてイベントが生起さ
れる。この時、各素子２−１゜２−２．２−３に接続さ
れている素子を接続状態メモリ７００より探し、素子３
−１．３−２を次レベルのシミュレーション対象素子と
する。
４００にこれが取込まれる。レジスタ４００の値はメモ
リ５００に入っている以前の値と比較される。本例の場
合には、以前の各素子２−１．２−２゜２−３はともに
′Ｘ′′であったので、シミュレーション後の出力変化
が起り、イベント検出回路６００にてイベントが生起さ
れる。この時、各素子２−１゜２−２．２−３に接続さ
れている素子を接続状態メモリ７００より探し、素子３
−１．３−２を次レベルのシミュレーション対象素子と
する。
一方、セレクタ２０１はある一定時間後その入力を切換
えてメモリ２２０からのデータを読出し、メモリ１００
より素子２−４．２−５を読出して夫々論理演算回路３
００へ供給し同様の処理を続ける。
えてメモリ２２０からのデータを読出し、メモリ１００
より素子２−４．２−５を読出して夫々論理演算回路３
００へ供給し同様の処理を続ける。
レベル２の処理が終るとレベル３に属する素子をシミュ
レーションし、最後に最終レベルを全部行うと一つのテ
ストデータに対するシミュレーションが終了する。次の
パターンも同様な処理手順で実行される。
レーションし、最後に最終レベルを全部行うと一つのテ
ストデータに対するシミュレーションが終了する。次の
パターンも同様な処理手順で実行される。
発明の効果
叙上の如く、本発明によれば、被模擬論理回路を構成す
る基本機能素子の接続状態情報、入力状態値情報、素子
属性情報等を予め格納したメモリを設けておき、これ等
各情報を用いて基本機能素子の出力状態を演算算出し、
この演算結果を前回の出力状態値と比較することにより
イベントを検出して次の基本機能素子について同様の処
理を行うものでかあるから、少ないハードウェアにて高
速に論理シミュレーションが可能となるという効果があ
る。
る基本機能素子の接続状態情報、入力状態値情報、素子
属性情報等を予め格納したメモリを設けておき、これ等
各情報を用いて基本機能素子の出力状態を演算算出し、
この演算結果を前回の出力状態値と比較することにより
イベントを検出して次の基本機能素子について同様の処
理を行うものでかあるから、少ないハードウェアにて高
速に論理シミュレーションが可能となるという効果があ
る。
第１図は本発明の実施例のブロック図、第２図は論理シ
ミュレーションされるべき被模擬論理回路を示す図、第
３図は第１図のブロックにおいである動作段階における
メモリ内容の例を示す図である。 主要部分の符号の説明 １００・・・・・・有効ビット及び属性格納メモリ ２１０ 、２２０・・・・・・入力信号値格納メモリ３
００・・・・・・論理演算回路 ４００・・・・・・レジスタ
ミュレーションされるべき被模擬論理回路を示す図、第
３図は第１図のブロックにおいである動作段階における
メモリ内容の例を示す図である。 主要部分の符号の説明 １００・・・・・・有効ビット及び属性格納メモリ ２１０ 、２２０・・・・・・入力信号値格納メモリ３
００・・・・・・論理演算回路 ４００・・・・・・レジスタ
Claims (1)
- 複数の基本機能素子からなる論理回路の論理シミュレー
ションを行う論理シミュレータであって、前記基本機能
素子の相互の接続状態情報、前記基本機能素子の各々の
入力信号論理値および機能の種類を示す素子属性情報を
予め格納したメモリ手段と、前記基本機能素子のうち所
定数の基本機能素子に対して、前記メモリ手段からこれ
等基本機能素子に対応する入力信号論理値及び素子属性
情報を夫々導出して並列的にシミュレーション処理を行
う論理演算手段と、この論理演算手段による前回の処理
結果を格納する出力状態メモリ手段と、前記出力状態メ
モリ手段の前回の処理結果と前記論理演算手段による最
新の処理結果とを比較して、変化があることが検出され
たときに現在のシミュレーション対象となっている各基
本機能素子に接続された他の基本機能素子を前記接続状
態情報を用いて探索する探索手段とを含み、この探索手
段により探索された基本機能素子について次のシミュレ
ーション処理を行うようにしたことを特徴とする論理シ
ミュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62092911A JPS63257841A (ja) | 1987-04-15 | 1987-04-15 | 論理シミユレ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62092911A JPS63257841A (ja) | 1987-04-15 | 1987-04-15 | 論理シミユレ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63257841A true JPS63257841A (ja) | 1988-10-25 |
Family
ID=14067664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62092911A Pending JPS63257841A (ja) | 1987-04-15 | 1987-04-15 | 論理シミユレ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63257841A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06161986A (ja) * | 1992-11-25 | 1994-06-10 | Nec Corp | マイクロコンピュータのシミュレータ |
-
1987
- 1987-04-15 JP JP62092911A patent/JPS63257841A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06161986A (ja) * | 1992-11-25 | 1994-06-10 | Nec Corp | マイクロコンピュータのシミュレータ |
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