JPS63257875A - ワイヤ−ド論理素子発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はワイヤード論理素子発生装置に関し、特に論理
回路図上において複数の論理ゲートの出力が共通に接続
されて生ずるいわゆワイヤード接続部をこれと等価な論
理素子シンボルに置換するためのワイヤード論理素子発
生装置に関する。

従来技術 従来のこの種のワイヤード論理素子発生方式としては、
論理回路の設計名自身が直接に各ワイヤード接続部に対
してこれと等価な機能を有する論理素子のシンボルを選
択して、当該ワイヤード接続部をこの等価な論理素子シ
ンボルに置換し、配線修正を行うようになっている。

この様な従来の方式では、ワイヤード接続部毎に夫々そ
の機能に相当する等値論理素子のシンポルを選択する必
要があり、そのためには、ワイヤード接続部毎に、この
ワイヤード接続部に端子が接続された論理素子の入出力
信号線の属性（入力信号線であるか、出力信号線である
か、更にはまた双方向性の信号線であるか等の属性を指
す）の組合せを把握し、この組合せにより置換すべき等
値論理素子シンボルを決定する作業が必要となる。

更には、この等！１ｉＩｉ論理素子シンボルを対応ワイ
ヤード接続部へ挿入して置換することによって、配線の
修正が必要となり、工数の増大、回路情報の信頼性の低
下を沼来する要因となっている。

発明の目的 そこで、本発明はこの様な従来のものの欠点を解決すべ
くなされたものであって、その目的とするところは、ワ
イヤード接続部の検索及びこのワイヤード接続部と等価
な機能を有する論理素子シンボルの検出をすべて自動的
に行うようにして、回路設計者の工数の削減と人為的ミ
スによる回路情報の信頼性の低下防止を図ったワイヤー
ド論理素子発生装置を提供することにある。

発明の構成 本発明によれば、論理回路図上における複数の論理ゲー
トの出力が共通接続されて生ずるワイヤード接続部をこ
れと等価な論理素子シンボルに置換して前記論理回路図
を修正するようにしたワイヤード論理素子発生装置であ
って、前記ワイヤード接続部の発生条件であるワイヤー
ド接続点における各信号線の入出力属性の組合せを予め
定義して格納したワイヤード発生条件格納手段と、前記
ワイヤード接続部の発生条件に夫々対応して各信号線の
入出力属性により決定される等価な基本論理１能を有す
る論理素子シンボルを予め格納した等値論理素子シンボ
ル格納手段と、前記論理回路図上の各接続部が前記ワイ
ヤード接続部の発生条件と合致するか否かを検出する発
生条件検出手段と、前記発生条件の合致が検出されたど
ぎ前記等価論理素子シンボル格納手段から対応する等１
ｉｌｌｉ論理素子シンボルを導出して対応接続部をこの
導出した等値論理素子シンボルに置換する置換手段とを
有することを特徴とするワイヤード論理素子発生装置が
得られる。

実施例 以下、図面を用いて本発明の詳細な説明する。

第１図は本発明の実施例のブロック図である。

本発明の実施例のワイヤード論理素子発生装置は、演算
処理部としてのＣＰＵ　１と、演算処理に必要なデータ
等を格納するためのメインメモリ２と、データの入出力
部３及び４とを有する。更に、当該装置は、論理回路図
の回路情報が予め格納された回路情報ファイル５と、ワ
イヤード接続部の発生条件を予め定性してこれを格納し
たワイヤード発生条件格納部６と、各ワイヤード接続部
に対して等価な機能を有する論理素子シンボルを格納す
る等価論理素子シンボル格納部７と、ワイヤード発生条
件の検出を行うワイヤード発生条件検出部８と、ワイヤ
ード接続部をそれと等価な論理素子シンボルにて置換す
る等値論理素子シンボル置換部つと、置換挿入後の回路
配線接続の修正を行う等値論理素子回路配線部１０とを
有している。

第２図は第１図のブロックの動作を示すフローチャート
であり、第３図は論理回路の１例を示す図である。尚、
第３図（Ａ）はワイヤード接続部の発生例を示しており
、同図（Ｂ）は（Ａ）に示したワイヤード接続部をそれ
と等価な論理素子シンボルにて置換して配線修正した図
である。

これ等第１図〜第３図を参照しつつ本発明の実施例の動
作を詳細に説明する。ワイヤード発生条件格納部６は、
１つの回路接続点（ネット）に接続される複数の基本論
理素子シンボルの入出力信号線の入出力属性の組合せが
予め定義されて格納されている。すなわち、第３図（△
）を参照すれば、１つのネット２０１に対して、２つの
基本論理素子シンボル（本例ではナントゲート）３１及
び３２の各出力信号線が共通に接続されており、このネ
ット２０１においてワイヤード接続（ワイヤードオア接
続）が生じるものであり、従って、２つの基本論理素子
シンボルの両出力信号線が共通接続されるということが
、ワイヤード接続部発生条件とされこれが格納部６へ格
納されることになる。

また、３つの基本論理素子シンボルの各出力信帰線が共
通接続される場合も、これまたワイヤード接続部が発生
される条件となり、この条件も格納部６に予め格納され
る。更に、１つの論理素子の出力信号線と１つの双方向
論理素子の１方の端子の信号線とが共通接続される場合
も同様にワイヤード接続部発生条件となり、これ以外の
入出力信号線の組合せもワイヤード接続部発生条件とな
り得れば、それも格納部６に予め格納されることになる
。

等値論理素子シンボル格納部７は、ワイヤード発生条件
格納部６に格納されている各ワイヤード接続部発生条件
に夫々対応して各信号線の入出力属性により決定される
等価な基本論理機能を有する論理素子を予め格納するも
のである。すなわち、第３図（△）に示すネット２０１
におけるワイヤード接続部に対する等（ｌＩｉ論理素子
シンボルとしては、第３図（Ｂ）に示す如くオアゲート
シンボル３４が用いられることになり、従って、当該格
納部７において、第３図＜Ａ）のワイヤード発生条件に
対し第３図（Ｂ）のオアゲートシンボル３４が格納され
ることになる。他のワイヤード接続部の各々に対しても
同様にそれと等価な機能を有する等値論理素子シンボル
が格納されるのである。

回路情報ファイル５には、対象とする論理回路図の情報
が予め格納されており、こ論理回路図において生じるで
あろうワイヤード接続部がそれと等価な論理素子シンボ
ルに置換して修正されることになる。その動作が第２図
にフローチャートにて示されている。

第２図のステップ１１においては、前述したワイヤード
発生条件定義が行われてワイヤード発生条件格納部６に
予め格納される。次のステップ１２においては、ワイヤ
ード発生条件毎に、これと等価な懇能を有する等値論理
素子シンボルの定義が行われて等値論理素子シンボル格
納部７へ予め格納される。ステップ１３において、回路
情報ファイル５に格納されている対象とする論理回路図
情報が読出されて参照されることになる。

ステップ１４〜１７はワイヤード発生条件検出部８の動
作を示すフローであり、先ずステップ１４において、回
路情報の１ネツト毎における接続信号線の入出力属性デ
ータを抽出する。ステップ１５において、当該抽出が終
了したかどうかチェックされる。ステップ１６では、こ
の抽出データに関してワイヤード接続部の発生条件の適
合性の有無が検査されるが、この適合性の検査はワイヤ
ード発生条件格納部６に格納されている発生条件との一
致不一致を判定することにより行われるこ゛とになる。

この適合性のチェックがステップ１７により行われ、発
生条件と一致しないと判定されれば次のネットについて
処理を行う。発生条件と一致していると判定されれば、
等価論理素子シンボル置換部９へ処理が移行される。

この置換部９の動作フローがステップ１８及び１９に示
されており、先ずステップ１８においては、ワイヤード
接続部に対してこれと等価な論理機能を有する等ｔｉｌ
［ｉ論理素子シンボルが格納部７を参照しつつ選択決定
される。ステップ１９において、選択決定された等値論
理素子シンボルをワイヤード接続部に置換して、置換し
た新しい情報を回路情報に挿入することになる。

等値論理素子回路配線部１０の動作フローがステップ２
０及び２１に示されており、ステップ２０では、等値論
理素子シンボルを挿入置換したことによる配線変更処理
を行って、第３図（Ａ）の接続を（Ｂ）の如き接続状態
に変更する。次のステップ２１において、当該配線変更
処理により新しく発生した信号系列に列して新信号名を
付与する。例えば、変更前は第３図（Ａ）に示す如く、
ネット２０１において共通接続されている３つの信号線
の信号名はすべて等しく５ＩＧＮＡＬ１　（１０１にて
示す）とされているが、変更後は、（Ｂ）に示す如く、
等値論理素子シンボル３４の２人力５０１及び５０２に
対して夫々５ＩＧＮＡＬＩ−１及び５ＩＧＮＡＬ１−２
なる新信号名が付与され、シンボル３４の出力４０１に
対して５ＩＧＮＡＬＩなる信号名が付与されることにな
る。

こうして得られた断回路情報がステップ２２にて出力さ
れ、次のネットに対して上記と同様の処理が行われる。

ステップ１５にて終了が判定されれば、動作終了となる
。

発明の効果 叙上の如く、本発明によれば、ワイヤード接続部の発生
条件及び発生条件に適合したワイヤード接続部に対する
等価な論理素子シンボルを夫々予め定義してメモリ等に
格納しておき、回路情報の各ネット毎に上記メモリ内容
を逐次参照することにより、ワイヤード接続部が全く存
在しない等価な回路情報を自動的に生成ザることが可能
となるので、回路設計者の工数の削減と人為的ミスの削
減ができるという効果がある。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図は第１図
のブロックの動作フローチャート、第３図（Ａ）はワイ
ヤード接続部の発生例を示す図、第３図（Ｂ）はワイヤ
ード接続部を等値論理素子シンボルにて置換した場合の
回路例を示す図である。 主要部分の符号の説明

Claims (1)

【特許請求の範囲】
1. 論理回路図上における複数の論理ゲートの出力が共通接
   続されて生ずるワイヤード接続部をこれと等価な論理素
   子シンボルに置換して前記論理回路図を修正するように
   したワイヤード論理素子発生装置であって、前記ワイヤ
   ード接続部の発生条件であるワイヤード接続点における
   各信号線の入出力属性の組合せを予め定義して格納した
   ワイヤード発生条件格納手段と、前記ワイヤード接続部
   の発生条件に夫々対応して各信号線の入出力属性により
   決定される等価な基本論理機能を有する論理素子シンボ
   ルを予め格納した等価論理素子シンボル格納手段と、前
   記論理回路図上の各接続部が前記ワイヤード接続部の発
   生条件と合致するか否かを検出する発生条件検出手段と
   、前記発生条件の合致が検出されたとき前記等価論理素
   子シンボル格納手段から対応する等価論理素子シンボル
   を導出して対応接続部をこの導出した等価論理素子シン
   ボルに置換する置換手段とを有することを特徴とするワ
   イヤード論理素子発生装置。