JPH0773223A - 遅延シミュレーション装置 - Google Patents

Abstract

(57)【要約】 【目的】 ワイヤードのもつ配線遅延値を完全に表現
し、十分に正確な遅延シミュレーションを実行可能とす
る。 【構成】 抽出手段１は設計データファイルから接続記
述データを読出し、その接続記述データを基にワイヤー
ド情報を抽出する。モデル生成手段２は抽出されたワイ
ヤード情報に記述されている分岐先を基に、その分岐先
の数だけ出力端子を有するワイヤード素子モデルを生成
する。遅延値表作成手段３はモデル生成手段２からの情
報を基に、ワイヤード素子モデルの入力端子から出力端
子までの経路の配線遅延値を保持する配線遅延値表を作
成し、接続記述データで定義された配線遅延値又は接続
記述データを基に算出された配線遅延値を配線遅延値表
にセットする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は遅延シミュレーション装
置に関し、特に半導体集積回路の遅延シミュレーション
手法に関する。

【０００２】

【従来の技術】従来、この種の遅延シミュレーション手
法においては、図６に示すように、前段の素子の出力端
子５１〜５５に接続する入力端子８１〜８５と、ただ一
つの出力端子８６とをもつワイヤード素子８を用いてワ
イヤードを表現している。このワイヤード素子８は内部
にワイヤード演算を行う機能を有している。

【０００３】上記のように表現されたワイヤードの配線
遅延値はワイヤード素子８の前段の素子の出力端子５１
〜５５の各々で立上り、立下りの遅延値を格納するため
に用意された表に格納される。

【０００４】例えば、出力端子５１からワイヤード素子
８の入力端子８１と出力端子８６とを通って後段の素子
の入力端子５６に至る配線遅延と、出力端子５１からワ
イヤード素子８の入力端子８１と出力端子８６とを通っ
て後段の他の素子の入力端子５７に至る配線遅延とは一
般に異なる。

【０００５】そこで、これらの経路各々の配線遅延値を
比較し、それらのうち最悪値を与えるものを出力端子５
１の遅延値表（図示せず）に格納する。また、出力端子
５２〜５５の配線遅延値も上記と同様にして決定して出
力端子５２〜５５各々の遅延値表に格納する。

【０００６】このようにして決定された配線遅延値を用
いて、ワイヤード素子８で表現されたワイヤードの遅延
シミュレーションを実行する。

【０００７】

【発明が解決しようとする課題】上述した従来の遅延シ
ミュレーション手法では、接続先の入力端子を２本以上
もつワイヤードがある場合でも、ワイヤードの配線遅延
をワイヤード素子の前段の出力端子で定義するので、ワ
イヤードに接続する前段の出力端子から後段の入力端子
に至る全ての経路に対応する配線遅延値表を表現するこ
とができない。

【０００８】そのため、同一の入力端子から始まる複数
の経路に対して一律にその中で最悪値を持つ経路の配線
遅延値を与えることしかできず、不正確な遅延シミュレ
ーション結果しか得られないという問題がある。

【０００９】そこで、本発明の目的は上記問題点を解消
し、ワイヤードのもつ配線遅延値を完全に表現すること
ができ、十分に正確な遅延シミュレーションを実行する
ことができる遅延シミュレーション装置を提供すること
にある。

【００１０】

【課題を解決するための手段】本発明による遅延シミュ
レーション装置は、集積回路の接続記述データからワイ
ヤード情報を抽出する手段と、この抽出したワイヤード
情報を基に論理演算機能を備えたワイヤード素子の接続
先の数だけ出力端子を有するワイヤード模型を生成する
手段と、前記ワイヤード模型における入力端子と出力端
子とを基に前記入力端子と前記出力端子との間の配線遅
延値を保持するための配線遅延値表を生成する手段とを
備え、前記ワイヤード模型と前記配線遅延値表とを用い
て前記集積回路のワイヤード接続の遅延シミュレーショ
ンを行うようにしている。

【００１１】

【実施例】次に、本発明の一実施例について図面を参照
して説明する。

【００１２】図１は本発明の一実施例の構成を示す図で
ある。図において、抽出手段１は設計データファイルを
格納する記憶装置４から遅延シミュレーションを行う半
導体集積回路の接続記述データを読出し（図１ステップ
１１）、この読出した接続記述データを基にワイヤード
情報を抽出する（図１ステップ１２）。

【００１３】抽出手段１によるワイヤード情報の抽出
は、当該半導体集積回路の接続記述データがなくなるま
で行われる（図１ステップ１１〜１３）。抽出手段１は
抽出したワイヤード情報をモデル生成手段２に出力す
る。

【００１４】モデル生成手段２は抽出手段１が抽出した
ワイヤード情報に記述されている分岐先を基に、その分
岐先の数だけ出力端子を有するワイヤード素子モデルを
生成する（図１ステップ１４）。

【００１５】すなわち、モデル生成手段２によって生成
されたワイヤード素子モデルは前段の素子の出力端子の
数だけ設けられた入力端子と、分岐先（後段の素子の入
力端子）の数だけ設けられた出力端子とを有する。モデ
ル生成手段２は生成したワイヤード素子モデルとその入
力端子及び出力端子の情報とを遅延値表作成手段３に出
力する。

【００１６】遅延値表作成手段３はモデル生成手段２の
情報を基に、モデル生成手段２で生成されたワイヤード
素子モデルの入力端子から出力端子までの経路の配線遅
延値を保持する配線遅延値表を作成する（図１ステップ
１５）。

【００１７】遅延値表作成手段３は作成した配線遅延値
表を予め確保された記憶装置５の記憶領域に格納し、接
続記述データで定義された配線遅延値又は接続記述デー
タを基に算出された配線遅延値を配線遅延値表にセット
する（図１ステップ１６）。

【００１８】上述の処理を、遅延シミュレーションを行
う半導体集積回路の全てのワイヤード素子モデルの生成
が全て終了するまで実行する（図１ステップ１１〜１
７）。本発明の一実施例では上述の処理で生成されたワ
イヤード素子モデル及び配線遅延値表を用いて遅延シミ
ュレーションが実行される。

【００１９】図２は本発明の一実施例によって生成され
たワイヤード素子モデルの一例を示す図であり、図３は
図２のワイヤード素子モデルの配線遅延値表を示す図で
ある。ワイヤード素子６は接続元（前段の素子）の出力
端子２１〜２５に接続する入力端子６１〜６５と、接続
先の入力端子２６，２７に接続する出力端子６６，６７
と、図示せぬワイヤード演算の機能と、対応する配線遅
延値表５ａとを有している。

【００２０】配線遅延値表５ａには、図３に示すよう
に、ワイヤード素子６の入力端子６１〜６５及び出力端
子６６，６７の全ての組合せに対し、信号値が“０”か
ら“１”に変化する場合の配線遅延値と、信号値が
“１”から“０”に変化する場合の配線遅延値とが格納
されている。この配線遅延値表５ａは記憶装置５に格納
されている。

【００２１】上記の配線遅延値表５ａを用いることによ
って、例えば入力端子６１と出力端子６６との組合せの
欄には前段の出力端子２１から入力端子６１と出力端子
６６とを通って後段の入力端子２６に至る経路の配線遅
延値が格納される。

【００２２】また、入力端子６２と出力端子６７との組
合せの欄には前段の出力端子２２から入力端子６２と出
力端子６７とを通って後段の入力端子２７に至る経路の
配線遅延値が格納される。

【００２３】上記の如く、配線遅延値表５ａの入力端子
６１〜６５と出力端子６６，６７との組合せの欄には前
段の出力端子２１〜２５から入力端子６１〜６５と出力
端子６６，６７とを通って後段の入力端子２６，２７に
至る経路の配線遅延値が格納される。

【００２４】よって、ワイヤードで発生する前段の出力
端子２１〜２５から後段の入力端子２６，２７への全て
の接続に対する配線遅延値を表現することが可能とな
る。このように配線遅延値表５ａに定義された配線遅延
値とワイヤード演算機能とを用いて、ワイヤードにおけ
る遅延シミュレーションを実行する。

【００２５】図４は本発明の一実施例によって生成され
たワイヤード素子モデルの具体例を示す図であり、図５
は図４のワイヤード素子モデルの配線遅延値表を示す図
である。この具体例では簡単のために、信号値が“０”
から“１”に変化する場合の配線遅延値と信号値が
“１”から“０”に変化する場合の配線遅延値とが等し
いものとする。

【００２６】また、トライステートバッファ３５，３６
及びバッファ３９，４０の遅延値が１ｎｓ、出力端子３
７から入力端子４１までの配線遅延値及び出力端子３８
から入力端子４２までの配線遅延値が夫々２ｎｓ、その
他の配線遅延値が１ｎｓと予め定義されているものとす
る。

【００２７】まず、遅延シミュレーションの前処理の段
階で、上述した抽出手段１とモデル生成手段２と遅延値
表作成手段３とによって、ワイヤード素子７のモデルと
その配線遅延値表５ａとが生成され、配線遅延値表５ａ
に夫々対応する値がセットされる。

【００２８】以下、入力端子３２に論理値“１”、入力
端子３４に論理値“０”が与えられており、入力端子３
１の論理値が“０”から“１”に変化した場合の遅延シ
ミュレーションについて考える。

【００２９】入力端子３２はトライステートバッファ３
５のイネーブル端子に接続しており、その論理値が
“１”なので、入力端子３１の論理値の変化はトライス
テートバッファ３５を通って入力端子７１に伝わる。

【００３０】このとき、入力端子７１までの伝搬に要す
る遅延値は、入力端子３１からトライステートバッファ
３５までの配線遅延値１ｎｓと、トライステートバッフ
ァ３５の内部遅延値１ｎｓとを加えて２ｎｓとなる。

【００３１】一方、入力端子３４はトライステートバッ
ファ３６のイネーブル端子に接続しており、その論理値
が“０”なので、出力端子３及び入力端子３２はハイイ
ンピーダンス状態となっている。

【００３２】したがって、ワイヤード素子７で演算を行
った結果は夫々出力端子７３，７４を通ってバッファ３
９，４０に論理値“０”から“１”の変化が伝搬する。
このとき、入力端子７１までの伝搬遅延値が２ｎｓ、入
力端子７１から出力端子７３への遅延値が１ｎｓ、入力
端子７１から出力端子７４への遅延値が２ｎｓなので、
入力端子４１までの伝搬遅延値は３ｎｓ、入力端子４２
までの伝搬遅延値は４ｎｓとなる。

【００３３】この論理値“０”から“１”の変化は各々
入力端子４１，４２をもつバッファ３９，４０を通って
外部端子４３，４４に伝搬する。この場合、入力端子４
１までの伝搬遅延値が３ｎｓ、入力端子４２までの伝搬
遅延値が４ｎｓであり、バッファ３９，４０の内部遅延
値が１ｎｓ、バッファ３９，４０から外部端子４３，４
４までの配線遅延値が夫々１ｎｓなので、外部端子４３
までの伝搬遅延値は５ｎｓ、外部端子４４までの伝搬遅
延値は６ｎｓとなる。

【００３４】このように、抽出手段１とモデル生成手段
２と遅延値表作成手段３とを用いて遅延シミュレーショ
ンの前処理の段階で、前段の素子の出力端子の数だけ設
けられた入力端子と分岐先の数だけ設けられた出力端子
とを有するワイヤード素子モデルとその配線遅延値表と
を生成し、これらワイヤード素子モデルとその配線遅延
値表とを用いて半導体集積回路のワイヤード接続の遅延
シミュレーションを行うことによって、ワイヤードのも
つ配線遅延値を完全に表現することが可能となり、十分
に正確な遅延シミュレーションを行うことができる。

【００３５】

【発明の効果】以上説明したように本発明によれば、集
積回路の接続記述データからワイヤード情報を抽出し、
この抽出したワイヤード情報を基に論理演算機能を備え
たワイヤード素子の接続先の数だけ出力端子を有するワ
イヤード模型を生成するとともに、そのワイヤード模型
における入力端子と出力端子とを基にそれら入力端子と
出力端子との間の配線遅延値を保持するための配線遅延
値表を生成し、生成したワイヤード模型と配線遅延値表
とを用いて集積回路のワイヤード接続の遅延シミュレー
ションを行うことによって、ワイヤードのもつ配線遅延
値を完全に表現することができ、十分に正確な遅延シミ
ュレーションを実行することができるという効果があ
る。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示す図である。

【図２】本発明の一実施例によって生成されたワイヤー
ド素子モデルの一例を示す図である。

【図３】図２のワイヤード素子モデルの配線遅延値表を
示す図である。

【図４】本発明の一実施例によって生成されたワイヤー
ド素子モデルの具体例を示す図である。

【図５】図４のワイヤード素子モデルの配線遅延値表を
示す図である。

【図６】従来例によって生成されたワイヤード素子モデ
ルの一例を示す図である。

【符号の説明】

１ 抽出手段 ２ モデル生成手段 ３ 遅延値表作成手段 ４，５ 記憶装置 ５ａ 配線遅延値表 ６，７ ワイヤード素子

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【手続補正書】

【提出日】平成５年１２月１７日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

Claims (1)

【特許請求の範囲】
1. 【請求項１】 集積回路の接続記述データからワイヤー
   ド情報を抽出する手段と、この抽出したワイヤード情報
   を基に論理演算機能を備えたワイヤード素子の接続先の
   数だけ出力端子を有するワイヤード模型を生成する手段
   と、前記ワイヤード模型における入力端子と出力端子と
   を基に前記入力端子と前記出力端子との間の配線遅延値
   を保持するための配線遅延値表を生成する手段とを含
   み、前記ワイヤード模型と前記配線遅延値表とを用いて
   前記集積回路のワイヤード接続の遅延シミュレーション
   を行うことを特徴とする遅延シミュレーション装置。