JPS63258057A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS63258057A JPS63258057A JP62091025A JP9102587A JPS63258057A JP S63258057 A JPS63258057 A JP S63258057A JP 62091025 A JP62091025 A JP 62091025A JP 9102587 A JP9102587 A JP 9102587A JP S63258057 A JPS63258057 A JP S63258057A
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- Japan
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- polycrystalline silicon
- silicon layer
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 36
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 239000012535 impurity Substances 0.000 claims abstract description 15
- 230000000295 complement effect Effects 0.000 claims abstract description 8
- 238000009413 insulation Methods 0.000 claims abstract description 5
- 239000002184 metal Substances 0.000 claims description 11
- 238000009792 diffusion process Methods 0.000 claims description 7
- 229910021332 silicide Inorganic materials 0.000 claims description 7
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 7
- 230000010354 integration Effects 0.000 abstract description 7
- 238000002955 isolation Methods 0.000 abstract description 4
- 238000000034 method Methods 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 43
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 230000004913 activation Effects 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は単結晶シリコン基板上に設けられた相補型ＭＯ
Ｓトランジスタで構成される半導体集積回路に関する。
Ｓトランジスタで構成される半導体集積回路に関する。
従来、単結晶シリコン基板上に相補型ＭＯＳトランジス
タを形成する場合、シリコン基板表面に基板と反対導電
型のウェル（又はタブ）と呼ばれる領域を設けた構造が
用いられている。この構造は、第３図（ａ）に平面図を
、同図（ｂ）にそのＡＡ線断面図を示すように、例えば
Ｐ型シリコン基板１にＮ型の領域２０（以後、Ｎウェル
とする）が形成され、これら基板１とＮウェル２０内に
夫々トランジスタとなる活性化領域ＳＮ及びＳ、が画成
される。これら活性化領域ＳＮ、ＳＰにはＭＯＳトラン
ジスタのゲート絶縁膜となる薄いシリコン酸化膜２が形
成され、またこれ以外の部分には素子分離のための厚い
絶縁膜３が形成される。
タを形成する場合、シリコン基板表面に基板と反対導電
型のウェル（又はタブ）と呼ばれる領域を設けた構造が
用いられている。この構造は、第３図（ａ）に平面図を
、同図（ｂ）にそのＡＡ線断面図を示すように、例えば
Ｐ型シリコン基板１にＮ型の領域２０（以後、Ｎウェル
とする）が形成され、これら基板１とＮウェル２０内に
夫々トランジスタとなる活性化領域ＳＮ及びＳ、が画成
される。これら活性化領域ＳＮ、ＳＰにはＭＯＳトラン
ジスタのゲート絶縁膜となる薄いシリコン酸化膜２が形
成され、またこれ以外の部分には素子分離のための厚い
絶縁膜３が形成される。
更に、ＭＯＳトランジスタのゲート電極となる多結晶シ
リコン層４が活性化領域Ｓ、、Ｓ、上に形成された上で
、Ｎウェル２０の中の領域ＳＰＰの部分にＰ型不純物が
拡散されて活性化領域Ｓ、にＰチャネルＭＯＳトランジ
スタが形成される。また、活性化領域ＳＮは領域ＳＭＨ
の部分にＮ型不純物が拡散されＮチャネルＭＯＳトラン
ジスタが形成される。この後、眉間絶縁膜９．コンタク
ト穴９ａ。
リコン層４が活性化領域Ｓ、、Ｓ、上に形成された上で
、Ｎウェル２０の中の領域ＳＰＰの部分にＰ型不純物が
拡散されて活性化領域Ｓ、にＰチャネルＭＯＳトランジ
スタが形成される。また、活性化領域ＳＮは領域ＳＭＨ
の部分にＮ型不純物が拡散されＮチャネルＭＯＳトラン
ジスタが形成される。この後、眉間絶縁膜９．コンタク
ト穴９ａ。
金属配線層ｌＯが形成される。
〔発明が解決しようとする問題点）
上述した従来の相補型ＭＯ３トランジスタで構成される
半導体集積回路では、ＮチャネルとＰチャネルのトラン
ジスタ領域の分離のために、距離Ｘが必要である。これ
は第３図の場合、Ｎウェル２０とＮチャネルＭＯＳｌ−
ランジスタの活性化領域Ｓ、４との間隔である。この他
に、従来技術ではＮウェル２０とＰチャネルＭＯ３トラ
ンジスタの活性化領域ＳＰとの間隔ｙが必要であり、こ
れらからＮウェル２０の存在が高集積化を妨げる要因と
なっている。
半導体集積回路では、ＮチャネルとＰチャネルのトラン
ジスタ領域の分離のために、距離Ｘが必要である。これ
は第３図の場合、Ｎウェル２０とＮチャネルＭＯＳｌ−
ランジスタの活性化領域Ｓ、４との間隔である。この他
に、従来技術ではＮウェル２０とＰチャネルＭＯ３トラ
ンジスタの活性化領域ＳＰとの間隔ｙが必要であり、こ
れらからＮウェル２０の存在が高集積化を妨げる要因と
なっている。
また、この方式ではＰチャネルトランジスタ群とＮ−チ
ャネルトランジスタ群の領域を分離する必要があり、Ｐ
ＬＡ （プログラマブル論理アレイ）等の回路の場合、
多大な面積を必要とする等の問題がある。
ャネルトランジスタ群の領域を分離する必要があり、Ｐ
ＬＡ （プログラマブル論理アレイ）等の回路の場合、
多大な面積を必要とする等の問題がある。
本発明はＰチャネルトランジスタとＮチャネルトランジ
スタの素子分離間隔を縮小し、高集積化が可能となる半
導体集積回路を提供することを目的としている。
スタの素子分離間隔を縮小し、高集積化が可能となる半
導体集積回路を提供することを目的としている。
本発明の半導体集積回路は、半導体基板上に絶縁を保っ
て第１の多結晶シリコン層を形成し、この第１の多結晶
シリコン層の一部上に絶縁を保って第２の多結晶シリコ
ン層を形成し、第１の多結晶シリコン層をゲート電極と
し半導体基板に形成した他の導電型の不純物拡散層をソ
ース・ドレイン領域とする他チャネルのＭＯＳトランジ
スタと、第２の多結晶シリコン層をゲート電極とし前記
第１の多結晶シリコン層に形成した一の導電型の不純物
拡散層をソース・ドレイン領域とするーチャネルのＭＯ
Ｓトランジスタとで相補型ＭＯ３トランジスタ構造を構
成している。
て第１の多結晶シリコン層を形成し、この第１の多結晶
シリコン層の一部上に絶縁を保って第２の多結晶シリコ
ン層を形成し、第１の多結晶シリコン層をゲート電極と
し半導体基板に形成した他の導電型の不純物拡散層をソ
ース・ドレイン領域とする他チャネルのＭＯＳトランジ
スタと、第２の多結晶シリコン層をゲート電極とし前記
第１の多結晶シリコン層に形成した一の導電型の不純物
拡散層をソース・ドレイン領域とするーチャネルのＭＯ
Ｓトランジスタとで相補型ＭＯ３トランジスタ構造を構
成している。
次に、本発明を図面を参照して説明する。
（実施例１）
第１図は本発明の第１実施例であり、同図（ａ）は平面
図、同図（ｂ）はそのＡＡ線断面図である。
図、同図（ｂ）はそのＡＡ線断面図である。
ここでは、Ｐ型シリコン基板１の表面上に活性化領域Ｓ
Ｎが画成される。活性化領域ＳＮには、第１のゲート酸
化膜となる薄い酸化膜２が、それ以外の部分には素子分
離の厚い酸化膜３が形成される。
Ｎが画成される。活性化領域ＳＮには、第１のゲート酸
化膜となる薄い酸化膜２が、それ以外の部分には素子分
離の厚い酸化膜３が形成される。
また、前記薄い酸化膜２及び厚い酸化膜３上には、第１
の多結晶シリコン層４が形成される。この多結晶シリコ
ン層４は活性化領域ＳＮにおいて、ゲート電極となる以
外の部分にも延在するようにパターン形成される。そし
て、前記第１の多結晶シリコン層４の表面に第２のゲー
ト酸化膜となる薄い酸化膜５が形成され、更に前記第１
の多結晶シリコン層４の活性化領域ＳＮ以外に延在する
部分の上に、第２の多結晶シリコン層６が形成される。
の多結晶シリコン層４が形成される。この多結晶シリコ
ン層４は活性化領域ＳＮにおいて、ゲート電極となる以
外の部分にも延在するようにパターン形成される。そし
て、前記第１の多結晶シリコン層４の表面に第２のゲー
ト酸化膜となる薄い酸化膜５が形成され、更に前記第１
の多結晶シリコン層４の活性化領域ＳＮ以外に延在する
部分の上に、第２の多結晶シリコン層６が形成される。
前記活性化領域Ｓ８を含む図示破線で示す領域Ｓ□のシ
リコン基板１にはＮ型不純物が拡散され、活性化領域Ｓ
Ｎと第１の多結晶シリコン層４によるＮチャネルＭＯＳ
トランジスタが形成される。
リコン基板１にはＮ型不純物が拡散され、活性化領域Ｓ
Ｎと第１の多結晶シリコン層４によるＮチャネルＭＯＳ
トランジスタが形成される。
また、第１及び第２の多結晶シリコン層４．６を含む図
示破線で示す領域Ｓ□にはＰ型不純物が拡散され、第１
及び第２の多結晶シリコン層４．６によるＰチャネルＭ
Ｏ３トランジスタが形成される。この時に、第１の多結
晶シリコン層４にはＮ型不純物層とＰ型不純物層が存在
し、不純物拡散領域Ｓ□＋ＳＰＰの境界上にＰＮ接合７
が形成される。
示破線で示す領域Ｓ□にはＰ型不純物が拡散され、第１
及び第２の多結晶シリコン層４．６によるＰチャネルＭ
Ｏ３トランジスタが形成される。この時に、第１の多結
晶シリコン層４にはＮ型不純物層とＰ型不純物層が存在
し、不純物拡散領域Ｓ□＋ＳＰＰの境界上にＰＮ接合７
が形成される。
このため、ＰＮ接合７近傍の酸化膜５を除去し、ここに
金属シリサイド層８を形成して第１の多結晶シリコンＷ
１４の導通を確保する。
金属シリサイド層８を形成して第１の多結晶シリコンＷ
１４の導通を確保する。
この後は、従来技術と同様に層間絶縁膜９、コンタクト
穴９ａ、金属配線層１０を形成する。
穴９ａ、金属配線層１０を形成する。
この構成によれば、従来必要とされたＮウェルが不要と
されるので、このＮウェルが原因とされた隣接トランジ
スタ間の離間寸法を低減でき、半導体集積回路の高集積
化を実現できる。また、Ｐチャネル及びＮチャネルの各
トランジスタ群の領域に分離する必要もなく、特にＰＬ
Ａ等の回路の高集積化を可能とする。
されるので、このＮウェルが原因とされた隣接トランジ
スタ間の離間寸法を低減でき、半導体集積回路の高集積
化を実現できる。また、Ｐチャネル及びＮチャネルの各
トランジスタ群の領域に分離する必要もなく、特にＰＬ
Ａ等の回路の高集積化を可能とする。
（実施例２）
第２図は本発明の第２実施例を示し、同図（ａ）は平面
図、同図（ｂ）はそのＡＡ線断面図である。
図、同図（ｂ）はそのＡＡ線断面図である。
なお、この第２図の構成において、前記第１図と同一部
分には同一符号を附して詳細な説明は省略する。
分には同一符号を附して詳細な説明は省略する。
この第２の実施例は第１の実施例と略同じ構成であるが
、相違する点は、トランジスタ形成後に第２の多結晶シ
リコン層６の側面に絶縁層１１を形成し、この絶縁層１
１を用いて第２の多結晶シリコン層６上の酸化膜を選択
的に除去した上で、第１及び第２の多結晶シリコン層４
，６の表面全域に金属シリサイド層１２を形成している
。この場合、絶縁層１１上には金属シリサイド層は形成
されない。
、相違する点は、トランジスタ形成後に第２の多結晶シ
リコン層６の側面に絶縁層１１を形成し、この絶縁層１
１を用いて第２の多結晶シリコン層６上の酸化膜を選択
的に除去した上で、第１及び第２の多結晶シリコン層４
，６の表面全域に金属シリサイド層１２を形成している
。この場合、絶縁層１１上には金属シリサイド層は形成
されない。
また、層間絶縁膜９、コンタクト穴９ａ、金属配線層ｌ
Ｏの形成は第１の実施例と同一である。
Ｏの形成は第１の実施例と同一である。
この実施例では、前記第１の実施例と同様に高集積化を
図り得るとともに、多結晶シリコン層の表面の金属シリ
サイドＷ１１２によって低抵抗化を図り、高速化の点で
有利になる。
図り得るとともに、多結晶シリコン層の表面の金属シリ
サイドＷ１１２によって低抵抗化を図り、高速化の点で
有利になる。
なお、前記各実施例はＰ型シリコン基板にＣＭＯ８を構
成しているが、Ｎ型シリコン基板においても同様に構成
でき、Ｐウェルを不要にできる。
成しているが、Ｎ型シリコン基板においても同様に構成
でき、Ｐウェルを不要にできる。
以上説明したように本発明は、第１の多結晶シリコン層
をゲート電極とし半導体基板に形成した他の導電型の不
純物拡散層をソース・ドレイン領域とする他チャネルの
ＭＯＳトランジスタと、第２の多結晶シリコン層をゲー
ト電極とし前記第１の多結晶シリコン層に形成した一の
導電型の不純物拡散層をソース・ドレイン領域とするー
チャネルのＭＯ３！−ランジスタとで相補型ＭＯＳトラ
ンジスタ構造を構成しているので、シリコン基板にウェ
ルを設ける必要はなく、従来必要とされていたウェルと
チャネル拡散層の間隔ｙの分だけ高集積化を図ることが
できる。また、Ｐチャネル、Ｎチャネルの各トランジス
タを隣接させることができ、各チャネルトランジスタ群
を夫々の領域に分離する必要がなくなり、ＰＬＡ等の回
路では更に高集積化に有利になる等の効果がある。
をゲート電極とし半導体基板に形成した他の導電型の不
純物拡散層をソース・ドレイン領域とする他チャネルの
ＭＯＳトランジスタと、第２の多結晶シリコン層をゲー
ト電極とし前記第１の多結晶シリコン層に形成した一の
導電型の不純物拡散層をソース・ドレイン領域とするー
チャネルのＭＯ３！−ランジスタとで相補型ＭＯＳトラ
ンジスタ構造を構成しているので、シリコン基板にウェ
ルを設ける必要はなく、従来必要とされていたウェルと
チャネル拡散層の間隔ｙの分だけ高集積化を図ることが
できる。また、Ｐチャネル、Ｎチャネルの各トランジス
タを隣接させることができ、各チャネルトランジスタ群
を夫々の領域に分離する必要がなくなり、ＰＬＡ等の回
路では更に高集積化に有利になる等の効果がある。
【図面の簡単な説明】
第１図は本発明の第１実施例を示し、同図（ａ）は平面
図、同図（ｂ）は（ａ）図のＡＡ線断面図、第２図は本
発明の第２実施例を示し、同図（ａ）は平面図、同図（
ｂ）は（ａ）図のＡＡ線断面図、第３図は従来技術を示
す図で、同図（ａ）は平面図、同図（ｂ）は（ａ）図の
ＡＡ線断面図である。 １・・・Ｐ型シリコン基板、２・・・薄い酸化膜、３・
・・厚い酸化膜、４・・・第１の多結晶シリコン層、５
・・・薄い酸化膜、６・・・第２の多結晶シリコン層、
７・・・ＰＮ結合、８・・・金属シリサイド層、９・・
・層間絶縁膜、９ａ・・・コンタクト穴、１０・・・金
属配線層、１１・・・絶縁膜、１２・・・金属シリサイ
ド層、２０・・・Ｎウェル、Ｓ’Ｎ 、 ＳＮＮ、
ＳＰ 、 ５ＰＩ−・・・領域。
図、同図（ｂ）は（ａ）図のＡＡ線断面図、第２図は本
発明の第２実施例を示し、同図（ａ）は平面図、同図（
ｂ）は（ａ）図のＡＡ線断面図、第３図は従来技術を示
す図で、同図（ａ）は平面図、同図（ｂ）は（ａ）図の
ＡＡ線断面図である。 １・・・Ｐ型シリコン基板、２・・・薄い酸化膜、３・
・・厚い酸化膜、４・・・第１の多結晶シリコン層、５
・・・薄い酸化膜、６・・・第２の多結晶シリコン層、
７・・・ＰＮ結合、８・・・金属シリサイド層、９・・
・層間絶縁膜、９ａ・・・コンタクト穴、１０・・・金
属配線層、１１・・・絶縁膜、１２・・・金属シリサイ
ド層、２０・・・Ｎウェル、Ｓ’Ｎ 、 ＳＮＮ、
ＳＰ 、 ５ＰＩ−・・・領域。
Claims (2)
- （１）一導電型の半導体基板上にＰチャネル及びＮチャ
ネルの各ＭＯＳトランジスタを形成する相補型半導体集
積回路において、前記半導体基板上に絶縁を保って第１
の多結晶シリコン層を形成し、この第１の多結晶シリコ
ン層の一部上に絶縁を保って第２の多結晶シリコン層を
形成し、前記第１の多結晶シリコン層をゲート電極とし
前記半導体基板に形成した他の導電型の不純物拡散層を
ソース・ドレイン領域とする他チャネルのＭＯＳトラン
ジスタと、前記第２の多結晶シリコン層をゲート電極と
し前記第１の多結晶シリコン層に形成した一の導電型の
不純物拡散層をソース・ドレイン領域とする一チャネル
のＭＯＳトランジスタとを構成したことを特徴とする半
導体集積回路。 - （２）第１の多結晶シリコン層表面に金属シリサイド層
を形成して一及び他の各チャネルＭＯＳトランジスタを
接続してなる特許請求の範囲第１項記載の半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62091025A JPS63258057A (ja) | 1987-04-15 | 1987-04-15 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62091025A JPS63258057A (ja) | 1987-04-15 | 1987-04-15 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63258057A true JPS63258057A (ja) | 1988-10-25 |
Family
ID=14014988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62091025A Pending JPS63258057A (ja) | 1987-04-15 | 1987-04-15 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63258057A (ja) |
-
1987
- 1987-04-15 JP JP62091025A patent/JPS63258057A/ja active Pending
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