JPH0430746B2 - - Google Patents
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- Publication number
- JPH0430746B2 JPH0430746B2 JP58159505A JP15950583A JPH0430746B2 JP H0430746 B2 JPH0430746 B2 JP H0430746B2 JP 58159505 A JP58159505 A JP 58159505A JP 15950583 A JP15950583 A JP 15950583A JP H0430746 B2 JPH0430746 B2 JP H0430746B2
- Authority
- JP
- Japan
- Prior art keywords
- channel
- silicon layer
- semiconductor device
- substrate
- cmos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明はSOI（Silicon on Insulator）プロセス
に係り、特に絶縁物基板上に相補型MISを形成す
るデバイス構成に関する。
に係り、特に絶縁物基板上に相補型MISを形成す
るデバイス構成に関する。
(b) 技術の背景
相補型MIS半導体装置の中で最も一般的な
CMOSは反対の極性を持つたｐチヤネルとｎチ
ヤネルを組合せ、相反するトランジスタを構成し
回路機能を行なわせるもので、動作速度の高速性
静止電力損失が低いため消費電力が少い等の利点
がある。このような回路構成上の利点に対して通
常のMOSプロセス（バルク形CMOS）は複雑で
あり、特にｎチヤネル領域に対するｐウエル（ｐ
−well）拡散がありこのｐウエル拡散深さが大き
いためICチツプの小型化が困難で、しかも低濃
度ｐ型不純物を精度よく拡散形成する必要があ
る。
CMOSは反対の極性を持つたｐチヤネルとｎチ
ヤネルを組合せ、相反するトランジスタを構成し
回路機能を行なわせるもので、動作速度の高速性
静止電力損失が低いため消費電力が少い等の利点
がある。このような回路構成上の利点に対して通
常のMOSプロセス（バルク形CMOS）は複雑で
あり、特にｎチヤネル領域に対するｐウエル（ｐ
−well）拡散がありこのｐウエル拡散深さが大き
いためICチツプの小型化が困難で、しかも低濃
度ｐ型不純物を精度よく拡散形成する必要があ
る。
これに対してSOI技術（CMOS／SOI）又は
SOS技術（CMOS／SOS）によるスピネル結晶
又は非単結晶（Al2O3，MgO）上にCMOSを構
成するプロセスは前述したバルク形CMOSプロ
セスに比し有利であり大規模集積化に伴い時計用
IC、メモリ、ロジツク、マイクロコンピユータ
等に応用されつゝある。
SOS技術（CMOS／SOS）によるスピネル結晶
又は非単結晶（Al2O3，MgO）上にCMOSを構
成するプロセスは前述したバルク形CMOSプロ
セスに比し有利であり大規模集積化に伴い時計用
IC、メモリ、ロジツク、マイクロコンピユータ
等に応用されつゝある。
(c) 従来技術と問題点
第１図、第２図は従来のCMOS半導体装置を
示す断面図であり第１図はバルク形CMOS、第
２図はエピタキシヤル法によるCMOS／SOSの
一例を示す図である。
示す断面図であり第１図はバルク形CMOS、第
２図はエピタキシヤル法によるCMOS／SOSの
一例を示す図である。
第１図においてｎ形シリコン基板１に低濃度の
ｐ型不純物をドープしてｐウエル拡散層２を設
け、更にゲート領域を再拡散してｎチヤネル領域
３を形成する。対応する位置にｐチヤネル領域４
を形成し電極５を配線して回路構成する。図のよ
うにｐ拡散領域の占有域が大きいため集積化に不
利であり、また不純物拡散制御に問題がある。
ｐ型不純物をドープしてｐウエル拡散層２を設
け、更にゲート領域を再拡散してｎチヤネル領域
３を形成する。対応する位置にｐチヤネル領域４
を形成し電極５を配線して回路構成する。図のよ
うにｐ拡散領域の占有域が大きいため集積化に不
利であり、また不純物拡散制御に問題がある。
第２図ではサフアイヤ基板６にｎ型エプタキシ
ヤル層を形成してｐチヤネル領域７及びｎチヤネ
ル領域８を形成し、それぞれのコンタクトホール
に電極９を配線して回路構成する。このように絶
縁物基板上にCMOS回路を構成する場合例えば
石英ガラス基板上の多結晶シリコン（poly−si）
を溶融再結晶化処理して単結晶化するとシリコン
中に引張り応力が生じ、電子移動度は増加し一方
正孔移動度は引張り応力によつて減少する全く逆
の関係にある。
ヤル層を形成してｐチヤネル領域７及びｎチヤネ
ル領域８を形成し、それぞれのコンタクトホール
に電極９を配線して回路構成する。このように絶
縁物基板上にCMOS回路を構成する場合例えば
石英ガラス基板上の多結晶シリコン（poly−si）
を溶融再結晶化処理して単結晶化するとシリコン
中に引張り応力が生じ、電子移動度は増加し一方
正孔移動度は引張り応力によつて減少する全く逆
の関係にある。
一方サフアイヤ基板上のエピタキシヤルシリコ
ン層では圧縮応力が生じ電子移動度は減少し、正
孔移動度は増大する。従つて石英ガラス又はサフ
アイヤ基板上にCMOS回路を形成するとｐチヤ
ネル又はｎチヤネルMOS回路何れかの動作特性
が遅くなつて全体としての高速度が失われる。
ン層では圧縮応力が生じ電子移動度は減少し、正
孔移動度は増大する。従つて石英ガラス又はサフ
アイヤ基板上にCMOS回路を形成するとｐチヤ
ネル又はｎチヤネルMOS回路何れかの動作特性
が遅くなつて全体としての高速度が失われる。
これによりｎチヤネルMOS回路は二酸化シリ
コン層（SiO2）上に、ｐチヤネルMOS回路をス
ピネル層（Al2O3−MgO）上に形成して各々電子
移動度、正孔移動度を歪によつて増大させるデバ
イス構成により動作特性の高速化を計ることに着
目したものである。
コン層（SiO2）上に、ｐチヤネルMOS回路をス
ピネル層（Al2O3−MgO）上に形成して各々電子
移動度、正孔移動度を歪によつて増大させるデバ
イス構成により動作特性の高速化を計ることに着
目したものである。
(d) 発明の目的
本発明は上記の点に鑑み、絶縁物基板に形成す
る有効な相補型MIS半導体装置構成を提供し、動
作特性の向上を計ることを目的とする。
る有効な相補型MIS半導体装置構成を提供し、動
作特性の向上を計ることを目的とする。
(e) 発明の構成
上記目的は本発明によれば基板の第１の領域上
に形成された第１のシリコン層と、該基板の第２
の領域上に形成された第２のシリコン層と、該第
１のシリコン層に形成されたＮチヤネルMIS型半
導体装置と、該第２のシリコン層に形成されたＰ
チヤネルMIS型半導体装置と、該第１のシリコン
層と該基板との間に形成され、該第１のシリコン
層の該ＮチヤネルMIS型半導体装置の少なくとも
チヤネル部分に圧縮応力を与える第１の絶縁膜
と、該第２のシリコン層と該基板との間に形成さ
れ、該第２のシリコン層の該ＰチヤネルMIS型半
導体装置の少なくともチヤネル部分に引張り応力
を与える第２の絶縁膜とを有する相補型MIS半導
体装置によつて達せられる。また、前記第１の絶
縁膜が二酸化シリコンであり、前記第２の絶縁膜
がスピネルである相補型MIS半導体装置によつて
達せられる。
に形成された第１のシリコン層と、該基板の第２
の領域上に形成された第２のシリコン層と、該第
１のシリコン層に形成されたＮチヤネルMIS型半
導体装置と、該第２のシリコン層に形成されたＰ
チヤネルMIS型半導体装置と、該第１のシリコン
層と該基板との間に形成され、該第１のシリコン
層の該ＮチヤネルMIS型半導体装置の少なくとも
チヤネル部分に圧縮応力を与える第１の絶縁膜
と、該第２のシリコン層と該基板との間に形成さ
れ、該第２のシリコン層の該ＰチヤネルMIS型半
導体装置の少なくともチヤネル部分に引張り応力
を与える第２の絶縁膜とを有する相補型MIS半導
体装置によつて達せられる。また、前記第１の絶
縁膜が二酸化シリコンであり、前記第２の絶縁膜
がスピネルである相補型MIS半導体装置によつて
達せられる。
(f) 発明の実施例
以下本発明の実施例を図面により詳述する。
第３図は本発明の一実施例であるCMOS／SOI
を示す断面図、第４図は本発明の他の実施例であ
る多層構造のCMOS／SOSを示す断面図である。
を示す断面図、第４図は本発明の他の実施例であ
る多層構造のCMOS／SOSを示す断面図である。
第３図に示すようにシリコン基板１１に二酸化
シリコン層１２及びスピネル層１３を選択形成し
この二酸化シリコン層１２にｎチヤネルMOS１
４をスピネル層１３にｐチヤネルMOS１５を形
成する。例えばｎチヤネル領域即ち二酸化シリコ
ン層１２にｐ形アイランドを形成しｎチヤネル
MOS形成のためのりん（Ｐ）拡散してｎ形ソー
ス、ドレイン領域１６，１７を形成する。一方ｐ
チヤネル領域とするスピネル層１３にｎ形エピタ
キシヤル層を形成しボロン拡散してｐ形ソース、
ドレイン領域１８，１９を形成する。絶縁層２０
に電極取り出し用の窓を開け、アルミニウム膜を
蒸着し、バターニングしてコンタクト電極２１を
形成する。
シリコン層１２及びスピネル層１３を選択形成し
この二酸化シリコン層１２にｎチヤネルMOS１
４をスピネル層１３にｐチヤネルMOS１５を形
成する。例えばｎチヤネル領域即ち二酸化シリコ
ン層１２にｐ形アイランドを形成しｎチヤネル
MOS形成のためのりん（Ｐ）拡散してｎ形ソー
ス、ドレイン領域１６，１７を形成する。一方ｐ
チヤネル領域とするスピネル層１３にｎ形エピタ
キシヤル層を形成しボロン拡散してｐ形ソース、
ドレイン領域１８，１９を形成する。絶縁層２０
に電極取り出し用の窓を開け、アルミニウム膜を
蒸着し、バターニングしてコンタクト電極２１を
形成する。
このようなデバイス構成とすることにより、二
酸化シリコン層上のｎチヤネルでは引張り応力が
作用して電子の移動度が増大しスピネル層上のｐ
チヤネルでは圧縮応力が作用して正孔の移動度が
増大するから動作特性の高速性（従来と対比して
1.5〜1.7倍）が期待できる。
酸化シリコン層上のｎチヤネルでは引張り応力が
作用して電子の移動度が増大しスピネル層上のｐ
チヤネルでは圧縮応力が作用して正孔の移動度が
増大するから動作特性の高速性（従来と対比して
1.5〜1.7倍）が期待できる。
第４図はサフアイヤ基板２２にCMOSデバイ
スを形成する実施例を示すもので、スピネル層上
にｐチヤネルMOS２３，２４の２素子を形成し
絶縁層２５（例えばSiO2）を介して更にｎチヤ
ネルMOS２６，２７の２素子を積層して、各素
子間を縦形配線により接続して二重構成の
CMOS／SOSが得られる。このような構成とす
ることにより下層のｐチヤネルMOSでは正孔の
移動度が増大し、ｎチヤネルMOSでは電子移動
度が増大するから高速性のある低電力スイツチ素
子が得られる。
スを形成する実施例を示すもので、スピネル層上
にｐチヤネルMOS２３，２４の２素子を形成し
絶縁層２５（例えばSiO2）を介して更にｎチヤ
ネルMOS２６，２７の２素子を積層して、各素
子間を縦形配線により接続して二重構成の
CMOS／SOSが得られる。このような構成とす
ることにより下層のｐチヤネルMOSでは正孔の
移動度が増大し、ｎチヤネルMOSでは電子移動
度が増大するから高速性のある低電力スイツチ素
子が得られる。
(g) 発明の効果
以上詳細に説明したように本発明に示す相補型
MIS半導体装置とすることにより動作特性の高速
化に効果がある。
MIS半導体装置とすることにより動作特性の高速
化に効果がある。
第１図、第２図は従来のCMOS半導体装置を
示す断面図であり、第１図はバルク形CMOS、
第２図はエピタキシヤル法によるCMOS／SOS
の一例を示す図、第３図は本発明の一実施例であ
るCMOS／SOIを示す断面図、第４図は本発明の
他の実施例である多層構造のCMOS／SOSを示
す断面図である。 図中、１１…シリコン基板、１２…二酸化シリ
コン層（SiO2）、１３…スピネル層、１４，２
６，２７…ｎチヤネルMOS、１５，２３，２４
…ｐチヤネルMOS、１６，１７…ｎ型ソース、
ドレイン領域、１８，１９…ｐ型ソース、ドレイ
ン領域、２０，２５…絶縁層、２１…コンタクト
電極、２２…サフアイヤ基板。
示す断面図であり、第１図はバルク形CMOS、
第２図はエピタキシヤル法によるCMOS／SOS
の一例を示す図、第３図は本発明の一実施例であ
るCMOS／SOIを示す断面図、第４図は本発明の
他の実施例である多層構造のCMOS／SOSを示
す断面図である。 図中、１１…シリコン基板、１２…二酸化シリ
コン層（SiO2）、１３…スピネル層、１４，２
６，２７…ｎチヤネルMOS、１５，２３，２４
…ｐチヤネルMOS、１６，１７…ｎ型ソース、
ドレイン領域、１８，１９…ｐ型ソース、ドレイ
ン領域、２０，２５…絶縁層、２１…コンタクト
電極、２２…サフアイヤ基板。
Claims (1)
- 【特許請求の範囲】 １ 基板の第１の領域上に形成された第１のシリ
コン層と、 該基板の第２の領域上に形成された第２のシリ
コン層と、 該第１のシリコン層に形成されたＮチヤネル
MIS型半導体装置と、 該第２のシリコン層に形成されたＰチヤネル
MIS型半導体装置と、 該第１のシリコン層と該基板との間に形成さ
れ、該第１のシリコン層の該ＮチヤネルMIS型半
導体装置の少なくともチヤネル部分に圧縮応力を
与える第１の絶縁膜と、 該第２のシリコン層と該基板との間に形成さ
れ、該第２のシリコン層の該ＰチヤネルMIS型半
導体装置の少なくともチヤネル部分に引張り応力
を与える第２の絶縁膜とを有することを特徴とす
る相補型MIS型半導体装置。 ２ 前記第１の絶縁膜が二酸化シリコンであり、
前記第２の絶縁膜がスピネルであることを特徴と
する特許請求の範囲第１項記載の相補型MIS半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58159505A JPS6052052A (ja) | 1983-08-31 | 1983-08-31 | 相補型ｍｉｓ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58159505A JPS6052052A (ja) | 1983-08-31 | 1983-08-31 | 相補型ｍｉｓ半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6052052A JPS6052052A (ja) | 1985-03-23 |
| JPH0430746B2 true JPH0430746B2 (ja) | 1992-05-22 |
Family
ID=15695232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58159505A Granted JPS6052052A (ja) | 1983-08-31 | 1983-08-31 | 相補型ｍｉｓ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6052052A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4963140B2 (ja) * | 2000-03-02 | 2012-06-27 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2003086708A (ja) | 2000-12-08 | 2003-03-20 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JP4030383B2 (ja) | 2002-08-26 | 2008-01-09 | 株式会社ルネサステクノロジ | 半導体装置およびその製造方法 |
| US7041576B2 (en) * | 2004-05-28 | 2006-05-09 | Freescale Semiconductor, Inc. | Separately strained N-channel and P-channel transistors |
| JP4963328B2 (ja) * | 2010-08-05 | 2012-06-27 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP5042378B2 (ja) * | 2011-07-04 | 2012-10-03 | 株式会社半導体エネルギー研究所 | 半導体装置及び電子機器 |
-
1983
- 1983-08-31 JP JP58159505A patent/JPS6052052A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6052052A (ja) | 1985-03-23 |
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