JPS6325886A

JPS6325886A - 半導体集積回路装置

Info

Publication number: JPS6325886A
Application number: JP61167940A
Authority: JP
Inventors: Kyoko Ishii; 石井　京子
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-07-18
Filing date: 1986-07-18
Publication date: 1988-02-03

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、半導体集積回路装置に関するもので、例え
ば、アドレス信号変化検出（ＡＴＤ）回路を有するダイ
ナミック型ＲＡＭ等の半導体集積回路装置に利用して有
効な技術に関するものである。

〔従来の技術〕

外部から供給されるアドレス信号等の変化を検出するた
めのアドレス信号変化検出回路を内蔵する半導体記憶装
置については、例えば特開昭５９−４５６８５号公報に
記載されている。

〔発明が解決しようとする問題点〕

ダイナミック型ＲＡＭにおける動作モードの１つとして
、ワード線を選択状態にしたままでカラムアドレスを切
り換えることによって、上記ワード線に結合される複数
のメモリセルの記憶情報をシリアルに出力させるいわゆ
るスタティックカラムモードがある。このようなスタテ
ィックカラムモード機能を有するダイナミック型ＲＡＭ
では、上記のアドレス信号変化検出回路を用いてカラム
アドレス信号の変化を検出し、データ線の切り換えやメ
インアンプ回路の起動を行うためのタイミング信号を発
生させることで、その低消費電力化を図っている。

第３図には、この発明に先立って本願発明者等が開発し
たダイナミー／り型ＲＡＭのアドレス信号変化ヰ★出回
路ＡＴＤの回路図が示されている。同図０アドレス信号
変化検出回路ＡＴＤは、回路の簡素化を図るため、出力
ノードｎｏと回路の電源電圧Ｖｃｃとの間に設けられる
共通の負荷ＭＯＳＦＥＴＱＡＩと、出力ノードｎＯと回
路の接地電位との間に設けられ、それぞれのゲートに対
応する内部アドレス信号ａｙＱ〜ａｙｊ又はその反転信
号丁７１〜ｒ７ゴ及びそれらの反転遅延回路ＤＮ１〜Ｄ
ＮＡによる反転遅延信号を受ける直列形態の二つのＮチ
ャンネルＭＯＳＦＥＴＱＡ３．ＱＡ４〜ＱＡ９．ＱＡＩ
Ｏからなる複数の単位回路ＵＡＴＤＯ−ＵＡＴＤ　ｊか
ら構成される。

各単位回路では、対応する内部アドレス信号又はその反
転信号がロウレベルからハイレベルに変化すると、−組
とされる二つのＮチャンネル間Ｏ３ＦＥＴがともにオン
状態となり、出力ノードｎＯの電位は回路の接地電位の
ようなロウレベルに引き抜かれる。

ところが、ダイナミック型ＲＡＭの記憶容量の大型化が
進み、アドレス信号の数が増大してそれらのアドレス信
号を入力するためのバッドが半導体基板の両側に分離し
て配置され、それにともなって対応するアドレス信号変
化検出回路の単位回路が離れて配置されると、その単位
回路と出力ノードｎｏとを結合するための配線の分布抵
抗Ｒｓや分布容量が大きくなる。このため、これらの単
位回路によって内部アドレス信号の変化が検出された場
合、上記分布抵抗Ｒｓによる電圧降下が生し、出力ノー
ドｎｏの電位が充分ロウレベルに低下しない、また、こ
れらの分布抵抗Ｒｓと分布容λ 量によって、その時定数に応じた信号遅延が生じる。し
たがって、アドレス信号変化検出回路ＡＴＤの動作の高
速化が妨げられるとともに、そのアドレス信号変化検出
信号のパルス幅が、遷移するアドレス信号によって変化
して、ダイナミック型ＲＡＭ全体としての動作を不安定
なものにしてしまう。

この発明の目的は、動作の高速化と安定化を図った信号
変化検出回路を備えた半導体集積回路装置を提供するこ
とにある。

この発明の前記ならびにその池の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、半導体基板の両側にそれぞれ分離して配置さ
れる一つ又は複数の単位アドレス信号変化検出回路に、
それぞれ共通の負荷手段を設け、それぞれの出力ノード
の電位を受ける２人力ナンドゲート回路を設けるもので
ある。

〔作　　用〕

上記した手段によれば、半導体基板の両側においてそれ
ぞれ変化検出信号が形成された後、ナンドゲート回路に
伝達されるため、アドレス信号変化ヰ食出回路としての
動作が高速化されるとともに、動作の安定化を図ること
ができる。

〔実施例〕

第２図には、この発明が通用されたダイナミック型ＲＡ
Ｍの一実施例のブロック図が示されている。同図の各回
路素子は、公知のＣＭＯ３（相補型ＭＯＳ）集和回路の
製造技術によって、特に制限されないが、単結晶Ｐ型シ
リコンのような１個の半導体基板上において形成される
。同図において、チャンネル（バックゲート）部に矢印
が付加されたＭＯＳ　Ｆ　ＥＴはＰチャンネル型であり
、矢印の付加されないＮチャンネルＭＯＳ　Ｆ　ＥＴと
区別される。

ＮチャンネルＭＯＳＦＥＴは、このような半導体基板表
面に形成されたソース領域、ドレイン領域及びソース領
域とドレイン領域との間の半導体基板表面に薄い厚さの
ゲート絶縁膜を介して形成されたポリシリコンからなる
ようなゲート電極から構成される。ＰチャンネルＭＯＳ
　Ｆ　ＥＴは、上記半導体基板表面に形成されたＮ型ウ
ェル領域に形成される。これによって、半導体基板は、
その上に形成された複数のＮチャンネルＭＯＳＦＥＴの
共通の基板ゲートを構成する。Ｎ型ウェル領域は、その
上に形成されたＰチャンネルＭＯＳＦＥＴの基板ゲート
を構成する。ＰチャンネルＭＯＳＦＥＴの基板ゲートす
なわちＮ型ウェル領域は、電源電圧Ｖｃｃに結合される
。ＮチャンネルＭＯＳＦＥＴの基板ゲートすなわち半導
体基板は、チップ内部で発生される負の基板バイアス電
位あるいは回路の接地電位に結合される。

この実施例のダイナミック型ＲＡＭは、特に制限されな
いが、Ｘアドレス信号とＹアドレス信号がマルチプレク
ス方式によって同一の外部端子を介して供給される。ま
た、自動リフレッシュ機能を有するとともに、−回のメ
モリアクセス期間内にカラムアドレス信号を変化させる
ことで、同一行内の連続読み出しあるいは書き込み動作
を行ういわゆるカラムスタティック動作機能を有する。

このため、自動リフレッシュ動作モードにおいて、リフ
レッシュするワード線を指定するためのリフレッシュア
ドレスカウンタＲＥＦＣと、このリフレッシュアドレス
カウンタＲＥＦＣにより形成されるロウアドレス信号と
外部から供給されるロウアドレス信号とを切り換え選択
するためのマルチプレクサＭＰＸ及び外部から供給され
るアドレス信号のレベル変化を検出するためのＡＴＤ回
路が設けられる。

メモリアレイＭ−ＡＲＹは２交点方式とされ、第２図の
水平方向に配置されるｆｉ＋１組の相補データ線ＤＯ−
Ｄ了〜Ｄｎ−Ｄｎと、垂直方向に配置されるｍ＋１本の
ワード線及びこれらの相補データ線とワード線の交点に
結合される（ｍ＋１）ｘ　（ｎ＋１）個のメモリセルに
よって構成される。

それぞれのデータ線には、相補データ線ＤＯ・五丁に代
表して示されるように、アドレス選択用ＭＯＳ　Ｆ　Ｅ
　Ｔ　Ｑ　ｍと情報記憶用キャパシタＣｓとから成るｍ
＋１個のメモリセルが、所定の規則性をもって結合され
る。

各相補データ線ＤＯ−ＤＯ−Ｄｎ−Ｄｎは、その一方に
おいて、プリチャージ回路ＰＣを介してセンスアンプＳ
Ａの対応する単位回路に結合される。プリチャージ回路
ＰＣは、各相補データ線の両信号線の間に設けられるｎ
＋１個のＮチャンネル型のスイッチＭＯＳＦＥＴＱ７〜
Ｑ８により構成される。これらのスイッチＭＯＳ　Ｆ　
ＥＴのゲートは共通接続され、後述するタイミング制御
回路ＴＣから、タイミング信号φｐｃが供給される。こ
のタイミング信号φ匹は、ダイナミック型ＲＡＭの非動
作状態においてハイレベルとされ、ダイナミック型ＲＡ
Ｍの動作状態においてロウレベルとされる。スイッチＭ
Ｏ５ＦＥＴＱ７〜Ｑ８は、タイミング信号φｐｃがハイ
レベルとされるダイナミック型ＲＡＭの非動作状態にお
いてオン状態となり、相補データ線の両信号線を短絡し
て電源電圧ＶＣＣの約１／２となるようなハーフプリチ
ャージレベルとする。これにより、読み出し動作時にお
ける相補データ線のレベルは、このハーフプリチャージ
レベルを中心としてハイレヘル又はロウレベルに向かっ
て変化するため、読み出し動作が高速化される。

センスアンプＳＡの各単位回路は、代表として示される
ＰチャンネルＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　３　、　　Ｑ
　４及びＮチャンネルＭＯＳＦＥＴＱ５．Ｑ６とからな
るＣＭＯＳランチ回路で構成され、その一対の入出力ノ
ードが対応する相補データ線Ｄｏ−ＤＯに結合される。

また、上記ランチ回路には、特に制限されないが、並列
形態のＰチャンネル型のパワースイッチＭＯＳＦＥＴＱ
Ｉ、Ｑ２を通して電源電圧ＶＣＣが供給され、並列形態
のＮチャンネル型のパワースイッチＭＯＳＦＥＴＱＩ　
３．Ｑｌ　４を通して回路の接地電圧が供給される。こ
れらのパワースイッチＭＯＳＦＥＴＱＩ、Ｑ２及びＭＯ
ＳＦＥＴＱＩ　３．Ｑｌ　４は、同じメモリマント内の
他の同様な行に設けられたラッチ回路に対して共通に用
いられる。言い換えるならば、同じメモリマット内に配
置される複数のラッチ回路を構成するＰチャンネルＭＯ
５ＦＥＴ及びＮチャンネルＭＯＳＦＥＴのソースは、共
通ソース線ＳＰ又はＳＮにそれぞれ共通に接続される。

上記ＭＯＳＦＥＴＱＩ、Ｑ１３のゲートには、センスア
ンプ回路ＳＡを活性化させるための相補タイミング信号
φｐａｌ　、　　φｐａｌが印加され、ＭＯＳＦＥＴＱ
２．ＱＬ４のゲートには、上記タイミング信号φｐａｌ
　、　　φｐａｌよりやや遅れて形成される相補タイミ
ング信号φｐａ２　、　　φｐａ２が印加される。これ
により、センスアンプ回路ＳＡによる読み出し信号の増
幅動作は２段階に行われる。すなわち、タイミング信号
φｐａｌ、φｐａｌが形成される第１段階において、比
鮫的小さいコンダクタンスを持つＭ　ＯＳ　Ｆ　Ｅ　Ｔ
　Ｑ　１およびＱＬ３による電流制限作用によってメモ
リセルからの一対のデータ線間に与えられた微小読み出
し電圧は、不所望なレベル変動を受けることなく増幅さ
れる。上記センスアンプ回路ＳＡの増幅動作によって相
補データ線の電位差が大きくされた後、タイミング信号
φｐａ２＋φｐａ２が形成される第２段階に入ると、比
較的大きなコンダクタンスを持つＭＯＳＦＥＴＱ２、Ｑ
Ｌ４がオン状態にされる。センスアンプ回路ＳＡの増幅
動作は、ＭＯ３Ｆ’ＥＴＱ２．ＱＬ　４がオン状態にさ
れることによって速くされる。このように２段階に分け
て、センスアンプ回路ＳＡの増幅動作を行わせることに
よって、相補データ線の不所望なレベル変化を防止しつ
つ、データの高速読み出しを行うことができる。

上記各相補データ線は、その他方において、カラムスイ
ッチＣ３Ｗの対応するスイッチＭＯＳＦＥＴに結合され
る。カラムスイッチＣ３Ｗは、代表として示されるＭＯ
ＳＦＥＴＱ９．ＱＩＯ及びＱｌｌ、ＱＬ２のようなｎ＋
１組のスイッチＭＯＳＦＥＴにより構成され、指定され
た相補データ線と共通相補データ線ＣＤ−Ｃ万を選択的
に接続させる。これらのスイッチＭＯＳＦＥＴＱ９．Ｑ
１０〜Ｑｌｌ、ＱＬ２のゲートには、カラムデコーダＣ
ＤＣＲによって形成されるデータ線選択信号ＹＯ〜Ｙｎ
が供給される。

一方、メモリアレイＭ−ＡＲＹの同じ列に配置されるメ
モリセルのアドレス選択用ＭＯＳ　Ｆ　ＥＴＱｍのゲー
トは、対応するワード線ＷＯ〜Ｗｎに結合される。これ
らのワード線は、ロウアドレスデコーダによって選択措
定される。

ロウアドレスバッファＲＡＤＢは、外部から制御信号と
して供給されるロウアドレスストローブ信号ＲＡＳの立
ち下がりに同期してアドレス信号入力端子ＡＯ−Ａｉに
供給されるＸアドレス信号ＡＸＯ〜ＡＸ＋を受け、これ
らの外部アドレス信号と同相の内部アドレス信号ａＯ〜
ａｔと逆相の内部アドレス信号ａＯ〜ａｉから成る相補
内部アドレス信号（以下、これらを合わせてａＱ−ａｔ
として表す）を形成する。これらの内部相補アドレス信
号は、マルチプレクサＭＰＸの一方の入力信号として供
給される。

マルチプレクサＭＰＸには、もう一方の入力信号として
、自動゛Ｊフレッシュ動イ乍モードにおいてリフレノシ
ュするワード線を指定するための“ノフレノシュアドレ
ス信号が、リフレソンユアドレスカウンタＲＥＦＣから
供給される。また、マルチプレクサＭＰＸには、その切
り換え信号として、自動リフレッシュ動作モードにおい
てハ・ｆレベルとされるタイミング信号φｒｅｆがタイ
ミング；Ｐ制御回路ＴＣから供給される。マルチプレク
サＭＰＸは、タイミング信号φｒｅｆが口・ンレベルと
される通常の読み出しあるいは書き込み動作モードにお
いて、ロウアドレスバッファＲＡＤＢから供給される内
部相補アドレス信号ａＱｘａｉを選択し、内部アドレス
信号ａｘＱ〜ａｘｉとして、ロウアドレスデコーダに伝
達する。また、タイミング信号ψｒｃｆがハーイレベル
とされる自動リフレッシュ動作モードにおいて、リフレ
ッシュアドレスカウンタＲＥＦＣから供給されるリフレ
ッシュアドレス信号を選択し、同様にロウアドレスデコ
ーダに伝達する。

特に制限されないが、ロウアドレスデコーダは２段構造
とされ、１次ロウアドレスデコーダＲＤＣＲＩと２次デ
コーダＲＤＣＲ２とによって構成される。１次ロウアド
レスデコーダＲＤＣＲ１は、下位２ビツトの相補内部ア
ドレス信号ａｘＯおよびａｘｌをデコードして、ワード
線選択タイミング信号φＸに同期した４通りのワード線
選択タイミング信号φｘ００ないしφｘ１１（図示され
ない）を形成する。これらのワード線選択タイミング信
号は、下位２ビツトを除く内部Ｘアドレス信号ｌｘ２〜
ａｘｉをデコードする二次ロウアドレスデコーダＤＣＲ
２によって形成される共通選択信号と組み合わされるこ
とによって、Ｘアドレス信号ＡＸＯ〜ＡＸｉに指定され
る一本のワード線を選択するためのワード線選択信号（
ＷＯ−Ｗｍ）が形成される。このように、ロウアドレス
デコーダを２段構造とすることによって、２次ロウアド
レスデコーダＲＤＣＲ２のレイアウトピッチ（間隔）と
ワード線のピンチとを合わせることができ、半導体基板
上の空間を有効に活かすことができるものである。

カラムアドレスバッファＹＡＤＢは、アドレス信号入力
端子ＡＯ〜Ａｔを介して、カラムアドレスストローブ信
号ＣＡＳの立ち下がりに同期して供給されるＹアドレス
信号ＡＹＯ−ＡＹｊを受ケ、相補内部アドレス信号且ｙ
　Ｏ−ａ　ｙ　ｊを形成する。

これらの相補内部アドレス信号ａｙｏ−ａｙｊは、カラ
ムアドレスデコーダＣＤＣＲに供給されるとともに、ア
ドレス信号変化検出回路ＡＴＤに供給される。

カラムアドレスデコーダＣＤＣＲは、上記力ラムアドレ
スバッファＣＡＤＨから供給される相補内部アドレス信
号且ｙｏ−且ｙｉをデコードし、タイミング制御回路Ｔ
Ｃから供給されるデータ線選択タイミング信号φｙに同
期して、指定された一組の相補データ線を選択するため
のデータ線選択信号Ｙ　Ｏ＝　Ｙ　ｎを形成し、カラム
スイッチｃｓＷに供給する。

上記共通相補データ線ＣＤ　−ＣＤ間には、上述のプリ
チャージ回路ＰＣと同様なプリチャージＭＯＳＦＥＴＱ
１５が設けられる。また、この共通相補データ線ＣＤ　
−ＣＤには、メインアンプＭＡの入出力ノードが結合さ
れるとともに、データ人力バッファＤＩＢの出力端子が
結合される。

プリチャージＭＯＳＦＥＴＱ１５は、タイミング制御回
路ＴＣから供給されるタイミング信号φｐｃｄがハイレ
ベルとされるダイナミック型ＲＡＭの非選択状態におい
て、相補共通データ線ＣＤ・ζ五の両信号線を短絡し、
そのレベルを電源電圧Ｖｃｃの約１／２のようなハーフ
プリチャージレベルとする。また、メインアンプＭＡは
、相補共通データ線ＣＤ−τ五を介して選択された相補
データ線から供給される読み出し信号をさらに増幅する
。このメインアンプＭＡの出力端子は、データ出カバソ
ファＤＯＢの入力端子に結合される。

データ出カバソファＤＯＢは、ダイナミック型ＲＡ　Ｍ
の読み出し動作モードにおいて形成されるタイミング信
号φｒのハイレベルによって動作状態とされ、上記メイ
ンアンプＭＡの出力信号をデータ出力端子］）ｏから送
出する。ダイナミック型ＲＡＭの非動作状態あるいは書
き込み動作モードにおいては、データ出力バンファＤＯ
Ｂの出力はハイインピーダンス状態とされる。

データ人力バッファＤＩＢは、ダイナミック型ＲＡＭの
書き込み動作モードにおいて形成されるタイミング信号
φＷのハイレベルによって動作状態とされ、データ入力
端子Ｄｉを介して外部から供給される書き込みデータを
相補書き込み信号とし、上記共通相補データ線ＣＤ−３
百を介して選択されたメモリセルに伝達する。ダイナミ
ック型ＲＡＭの非動作状態あるいは読み出し動作モード
において、データ人力バッファＤＩＢの出力はハイイン
ピーダンス状態とされる。

アドレス信号変化検出回路ＡＴＤは、相補内部アドレス
信号ａｙｏ−主ｙｊを受け、その信号変化を検出する。

これらのＹアドレス信号のうち、少なくとも一つのアド
レス信号が、ロウレベルからハイレベルへあるいはハイ
レベルからロウレベルへレベル反転されると、アドレス
信号変化検出信号φａｔｄをハイレベルとし、タイミン
グ制御回路ＴＣに出力する。

リフレッシュアドレスカウンタＲＥＦＣは、ダイナミッ
ク型ＲＡＭの自動リフレッシュ動作モードにおいて動作
し、タイミング制御回路ＴＣから供給されるタイミング
信号φＣを計数して、リフレッシュするワード線を指定
するためのリフレッシュアドレス信号を形成し、マルチ
プレクサＭＰＸに供給する。

タイミング制御回路ＴＣは、外部から制御信号として供
給されるロウアドレスストローブ信号πＡＳ、カラムア
ドレスストローブ信号ＣＡＳ及びライトイネーブル信号
ＷＥと、アドレス信号変化検出回路ＡＴＤによって形成
されるアドレス信号変化検出信号φａｔｄとを受けて、
上記各種のタイミング信号を形成し、各回路に供給する
。

第１図には、上記ダイナミック型ＲＡＭのアドレス信号
変化検出回路ＡＴＤの一実施例の回路図が示されている
。この実施例のダイナミック型ＲＡＭのアドレス信号変
化検出回路ＡＴＤでは、その回路素子数を削減するため
、各アドレス信号およびその反転信号に対応して設けら
れる二つのＭＯＳＦＥＴと一つの反転遅延回路によって
単位回路を構成している。また、ダイナミック型ＲＡＭ
の記憶容量が大きく、アドレス信号入力用の外部端子Ａ
Ｏ−Ａｉの端子数が多いため、任意の１又は２以上の外
部端子、例えば最上位の外部端子Ａｉは、他の外部端子
ＡＯ〜Ａ１−１とはメモリアレイ等をはさんで反対側の
半導体基板（チップ）上に配置される。したがって、ア
ドレス信号変化検出回路ＡＴＤＯｊ　＋１　（１ｉｌの
単位回路のうち、最上位のＹアドレス信号ＡＹｊに対応
する単位回路ＵＡＴＤ　ｊは、外部端子Ａｉに近接して
配置される。

このため、Ｙアドレス信号Ａ　Ｙ　Ｏ−Ａ　Ｙｉ−１の
変化を検出する単位回路ＵＡＴＤＯ−ＵＡＴＤｊ−１に
対応して、共通の負荷ＭＯＳＦＥＴＱＡＩが設けられ、
また単位回路ＵＡＴＤ　ｊに対応して負荷ＭＯＳＦＥＴ
ＱＡ２が設けられる。さらに、負荷ＭＯ５ＦＥＴＱＡＩ
及びＱＡ２のドレインはそれぞれ出力ノードｎｏｌ及び
ｎｏ２とされ、２人力ナンドゲート回路Ｎ　Ａ　Ｇ　１
の二つの入力端子にそれぞれ結合される。

アドレス信号変化検出回路ＡＴＤの単位回路ＵＡＴＤＯ
−ＵＡＴＤ　ｊは、相補内部アドレス信号ａｙＱおよび
ａｙＱに対して設けられる単位回路ＵＡＴＤＯに代表さ
れるように、出力ノードｎ。

１又はｎｏ２と回路の接地電位との間に設けられる直列
形態の二組のＮチャンネルＭＯＳ　Ｆ　ＥＴＱＡ３．Ｑ
Ａ４およびＱＡ５．ＱＡ６と、反転遅延回路ＤＮＩおよ
びＤＮ２により構成される。ＭＯＳＦＥＴＱＡ３および
ＱＡ５のドレインは、出力ノードｎｏｉに共通に結合さ
れる。ＭＯＳＦＥＴＱＡ３のゲートおよび反転遅延回路
ＤＮＩの入力端子には、非反転内部アドレス信号ａｙＱ
が供給され、ＭＯＳＦＥＴＱＡ４のゲー（・には、反転
遅延回路ＤＮＩの出力ｆ３号ｄａＱが供給される。同様
に、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　Ａ　５のゲートおよび
反転遅延回路ＤＮ２の入力端子には、反転内部アドレス
信号ａｙＯが供給され、ＭＯＳＦＥＴＱＡ６のゲートに
は、反転遅延回路ＤＮ２の出力信号ｄａ。

が供給される。ＭＯＳＦＥＴＱＡ４およびＱＡ６のソー
スは、回路の接地電位に結合される。

同図において、単位回路ＵＡＤＴＩ〜ＵＡＴＤｊ−１は
上記単位回路ＵＡＴＤＯと同様な回路構成とされ、それ
らの出力端子は、同様に出力ノードｎｏｌに共通接続さ
れる。出力ノードｎｏｌと電源電圧Ｖｃｃの間には、そ
のゲートが回路の接地電位に結合されることによって常
時オン状態とされるＰチャンネル型の負荷ＭＯＳＦＥＴ
ＱＡＩが設けられる。また、半導体基板上の反対側に配
置される単位回路ＵＡＴＤ　ｊも、上記単位回路ＵＡＴ
Ｄｏと同様な回路構成とされるが、その出力端子は出力
ノードｎ０２に結合される。出力ノードｎｏ２と回路の
電源電圧Ｖｃｃとの間には、そのゲートが回路の接地電
位に結合されたＰチャンネル型の第２の負荷ＭＯＳＦＥ
ＴＱＡ２が設けられる。

出力ノードｎｏｌの電位は、単位回路ＵＡＴＤＯ〜Ｕ　
Ａ　Ｔ　Ｄｊ−１の共通の出力信号φａｔｄｌとして、
ナンドゲート回路ＮＡＧＩの一方の入力端子に供給され
る。また、出力ノードｎｏ２の電位は、単位回路ＵＡＴ
Ｄ　ｊの出力信号φａｔｄ２として、ナンドゲート回路
ＮＡＧ１の他方の入力端子に供給される。

単位回路ＵＡＴＤＯの場合を例に、これらのアドレス信
号変化検出回路ＡＴＤのアドレス信号変化検出動作の概
要を説明する。

第１図において、非反転内部アドレス信号ａｙＯは、反
転遅延回路ＤＮ１によって反転され、遅延されるため、
アドレス信号が変化しない状態では、二つのＭＯＳＦＥ
ＴＱＡ３およびＱＡ４のゲートの電位は相補的なものと
なる。したがって、ＭＯ５ＦＥＴＱＡ３およびＱＡ４は
同時にオン状態とならず、出力ノードｎｏｌの電位は、
他の単位回路が信号変化検出状態になければ、電源電圧
Ｖｃｃのようなハイレベルとなる。また、非反転内部ア
ドレス信号ａｙＱがハイレベル（すなわちアドレス信号
ＡＹＯが論理“ｌ”）からロウレベル（すなわちアドレ
ス信号ＡＹＯが論理“Ｏ”）に反転した場合、この反転
に遅れて反転遅延回路の出力信号ｄａｏがハイレベルと
なるが、それ以前にＭＯＳＦＥＴＱＡ３のゲートがロウ
レベルとされるため、同様に出力ノードｎｏｌの電位は
接地電位に引き抜かれない。

一方、非反転内部アドレス信号ａｙＱがロウレベル（す
なわちアドレス信号Ａ　Ｙ　Ｏが論理“０”）からハイ
レベル（すなわちアドレス信号ＡＹＯが論理“工”）に
反転した場合、これによってＭＯＳＦＥＴＱＡ３がオン
状態となる。また、反転遅延回路ＤＮＩの出力信号ｄａ
Ｑは、その遅延時間分だけ遅れてハイレベルからロウレ
ベルにｉ化するため、ＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　Ａ　３
とＱＡ４が反転遅延回路の遅延時間だけ同時にオン状態
となる。これにより、出力ノードｎｏｌの電位は遅延時
間だけ接地電位に引き抜かれ、ハイレベルからロウレベ
ルに変化した後、またハイレベルに戻る。

同様に、反転内部アドレス信号ａｙＱを受けるＱＡ５と
、反転遅延回路ＤＮ２の出力信号を受けるＭＯＳＦＥＴ
ＱＡ６は、反転内部アドレス信号ｍがロウレベル（すな
わちアドレス信号ＡＹＯが論理″１”）からハイレベル
（すなわちアドレス信号ＡＹＯが論理“Ｏ”）に反転す
る場合にのみ、同時にオン状態となり、出力ノードｎｏ
ｌの電位をロウレベルとする。

前述のように、単位回路ＵＡＴＤＯ−ＵＡＴＤｊ−１の
出力端子は、出力ノードｎｏｌに共通接続されているた
め、このうち少な（とも一つのアドレス信号が反転する
と、出力ノードｎｏｌの電位は接地電位に引き抜かれ、
反転遅延回路の遅延時間分だけ一時的にロウレベルとさ
れる。

一方、単位回路ＵＡＴＤ　ｊが結合される出力ノードｎ
ｏ２の電位は、上記の出力ノードｎｏｌの場合と同様に
、非反転内部アドレス信号ａｙｊのロウレベル（すなわ
ちＹアドレス信号ＡＹｊの論理′０”）からハイレベル
（すなわちＹアドレス信号ＡＹｊの論理“１”）への変
化又は反転内部アドレス信号ａｙｊのロウレベル（すな
わちＹアドレス信号ＡＹｊの論理“１゛）からハイレベ
ル（すなわちＹアドレス信号ＡＹｊの論理“Ｏ”）への
変化によって、−時的に回路の接地電位に引き抜かれ、
ロウレベルとされる。

これらの出力ノードｎｏｌ及びｎｏ２の電位は、それぞ
れアドレス変化検出信号［π訂及びｒ旨ηとして、ナン
ドゲート回路Ｎ　Ａ　Ｇ　１の二つの入力端子にそれぞ
れ供給される。このナンドゲ−１・回路’ＩＡＧＩの出
力信号は、カラムアドレス信号の変化が検出されない状
態において、上記アドレス変化検出信号ψａＬｄｌ及び
φａ　ｔｄ２がともにハイレベルとなるため、ロウレベ
ルとされるゆ一方、Ｙアドレス信号ＡＹＯ〜ＡＹｊのう
５の一つが反転すると、アドレス信号変化検出信号φａ
ｔｄｌ又はφａｔｄ２のいずれかがロウレベルとなるた
め、ナンドゲート回路Ｎ　Ａ　Ｇ　１の出力信号は、反
５：遅延回路の遅延時間分だけ一時的にハ・イレベルと
される。ナンドゲート回１ｉ１８Ｎ７〜Ｇ１の出力をオ
リは、これらのアドレス信号変化検出回路ＡＴＤの共通
のアドレス信号変化検出信号φａｔｄとして、上述のタ
イミング制御回路ＴＣに供給される。

以上のように、本実施例のダイナミック型ＲＡＭでは、
アドレス信号が供給される外部端子ＡＯ〜Ａｉの数が多
く、半導体基板の一方にまとめて配置することができな
いため、そのうちの一つがメモリアレイ等をはさんで反
対側に配置される。

また、これに従って、対応するアドレス信号変化検出回
路ＡＴＤの単位回路が、他の単位回路と離れて配置され
る。しかしながら、半導体基板の両側に配置される一つ
又は複数の単位回路に対応して、共通の負荷Ｍ　ＯＳ　
Ｆ　Ｅ　Ｔがそれぞれ設けられ、また上記負荷ＭＯＳ　
Ｆ　ＥＴに対応して、二つのアドレス信号変化検出信号
φａｔｄｌ及びφａ　ｔｄ２が形成される。また、他の
単位回路と分雅して配置される単位回路のアドレス信号
変化検出信号は、引き抜きレベルの判定が終了した後で
、アドレス信号変化検出信号φａ　ｔｄ２として、ナン
ドゲート回路ＮＡＧＩＯ高インピーダンスの入力端子に
供給される。したがって、池の単位回路と分離して配置
される単位回路のアドレス信号変化検出回路は、引き抜
きレベルが配線分布抵抗Ｒ５によって上昇することな（
、安定して行われる。また、アドレス信号変化検出信号
φａ　Ｌｄ２がナンドゲート回路ＮＡＧ１０入力端子ま
での間、比較的長い距離を引き回されるが、アドレス信
号変化検出信号φａ　ｔｄ２の変化にともなう電流変化
がほとんどないので、レベル低下と信号遅延は無視でき
るほど小さいものとなる。

以上の本実雄側に示されるように、この発明をアドレス
信号変化検出回路Ａ　ＴＤを有するダイナミック型ＲＡ
　Ｍ等の半導体朶債回路装置に′）Ｉ！１月することに
より、次のような効果が得られる。すなわち、（１１半導体基板の両側にそれぞれ分離して配置される
一つ又は複数の単位アドレス信号変化検出回路に、ぞれ
ぞれ共通の負荷手段を設け、それぞれの出力ノードの電
位を受ける２人力ナンドゲート回路を設けることで、半
導体基板の両側において入力信号の変化検出信号がそれ
ぞれ形成された後、ナンドゲート回路に伝達されるため
、それぞれの出力ノードの引き抜きレー・ルが配線分１
５抵抗によって上昇することを防止することができると
いう効果が得られる。

（２）上記（１）項により、アドレス信号変化検出回路
ＡＴＤの動作マージンを向上することができるという効
果が得られる。

（３）上記（１）項により、ダイナミック型ＲＡＭ０カ
ラムスタテイツクモードにおける動作を高速化すること
ができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に■定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、他の単位回
路と分離して配置される単位回路によるアドレス信号変
化検出信号の電流供給能力を大きくし、信号伝達を高速
化するための増幅回路を設けてもよいし、このアドレス
信号変化検出信号が入力されるナンドゲート回路ＮＡＧ
Ｉの入力端子の論理スレソシホルドレベルを比較的高く
する、二ともよい。また、負荷ＭＯＳＦＥＴＱＡＩ及び
ＱＡ２は、ＮチャンネルＭＯＳＦＥＴでｆｊ！成するも
のであってもよい。アドレス信号変化検出回路ＡＴＤの
各単位回路の具体的な回路構成やダイナミック型ＲＡＭ
のブロック構成、また制御信号の組み合わせ等、種々の
実施形態を採りうるちのである。

以上の説明では主として本願発明者等によってなされた
発明をその背景となった利用置方であるダイナミック型
ＲＡＭのＡＴＤ回路に通用した場合について説明したが
、それに躍定されるものではなく、たとえば、アドレス
信号変化浸出回路を内蔵する各種の半導体記憶装置にも
通用できる。

本発明は、少なくとも入力信号の変化を検出するための
信号変化検出回路を有する半導体集積回路装置には通用
できるものである。

〔発明の効果〕本願に、おいて開示される発明の・うち
代表的なものによって得られる効果を笥単に説明すれば
、下記のとおりである。すなわら、半導体基板の両側に
それぞれ分離して配置される一つ又は複数の単位アドレ
ス信号変化検出回路に、それぞれ共通の負荷手段・ヨ設
け、それぞれの出力ノードの電位を受ける２人力ナンド
ゲート回路を設けることで、半導体基板の両側において
入力信号の変化検出信号がそれぞれ形成された後、ナン
ドゲート回路に伝達されるため、それぞれの出力ノード
の引き抜きレベルが配線分布抵抗によって上昇すること
を防止することができ、動作マージンを向上と動作の高
速化を図ったアドレス信号変化検出回路を有するダイナ
ミック型ＲＡＭ等の半導体集積回路装置を実現できる。

【図面の簡単な説明】

第１図は、この発明が通用されたダイナミック型ＲＡＭ
のアドレス信号変化検出回路の一実施例を示す回路図、第２図は、第１図のアドレス信号変化検出回路を含むダ
イナミック型ＲＡＭの一実施例を示すブロック図、第３図は、この発明に先立って本願発明者等が開発した
アドレス信号変化検出回路の回路図である。ＡＴＤ・・・アドレス信号変化検出回路、ＵＡＴＤＯ〜
ＵＡＴＤｊ・・・単位回路、ＱＡＩ〜ＱＡ２．Ｑｌ〜Ｑ
４・・・ＰチャンネルＭ　ＯＳ　Ｆ　ＥＴ、ＱＡ３〜Ｑ
Ａ１０．Ｑ５〜Ｑ１５　　・　・　・　・　Ｎチャンネ
ルＭＯＳＦＥＴＳＮｌ・・・インバータ回路、ＤＮＩ〜
ＤＮＡ・・・反転遅延回路、ＮＡＧｌ・・・ナンドゲー
ト回路、Ｒ３・・・配線抵抗。Ｍ　　Ａ　ＲＹ・・・メモリアレイ、ＰＣ・・・プリチ
ャージ回路、ＳＡ・・・七ンスアンプ、ＵＳＡ・・・セ
ンスアンプ単位回路、Ｃ３Ｗ・・・カラムスイッチ、Ｒ
ＤＣＲＩ、ＲＤＣＲ２・・・ロウアドレスデコーダ、Ｃ
ＤＣＲ・・・カラムアドレスデコーダ、ＲＡＤＢ・・・
ロウアトし・スバッファ、ＣＡＤＢ・・・カラムアドレ
スバッファ、ＭＰＸ・・・マルチプレクサ、ＭＡ・・・
メインアンプ、ＤＯＢ・・・データ出カバソファ、ＤＩ
Ｂ・・・データ人カバンファ、ＲＥＦＣ・・・リフレッ
シュカウンタ、ＴＣ・・・タイミング制御回路。

Claims

【特許請求の範囲】１、半導体基板上の近接するパッドを介して入力される
複数の入力信号ごとに共通に設けられる複数の出力端子
と、上記複数の出力端子と第１の電源電圧との間にそれ
ぞれ設けられる複数の負荷手段と、上記複数の出力端子
と第２の電源電圧との間に直列形態にそれぞれ設けられ
、それぞれのゲートに対応する入力信号及びその反転遅
延信号を受ける第１及び第２のＭＯＳＦＥＴからなる複
数の信号変化検出回路とを具備することを特徴とする半
導体集積回路装置。２、上記第１の電源電圧は回路の動作電源電圧であり、
上記第２の電源電圧は回路の接地電位であり、上記複数
の負荷手段はそのゲートが回路の接地電位に結合される
複数のＰチャンネルＭＯＳＦＥＴであり、上記第１及び
第２のＭＯＳＦＥＴはＮチャンネルＭＯＳＦＥＴであり
、上記複数の出力端子はその出力信号が上記複数の入力
信号の共通の信号変化検出信号とされるナンドゲート回
路のそれぞれの入力端子に結合されるものであることを
特徴とする特許請求の範囲第１項記載の半導体集積回路
装置。３、上記半導体集積回路装置は半導体記憶装置であり、
上記信号変化検出回路は、半導体記憶装置に供給される
アドレス信号の変化を検出するためのものであることを
特徴とする特許請求の範囲第第１項又は第２項記載の半
導体集積回路装置。