JPS6325981A - 電気的にブロツク消去可能なｅｅｐｒｏｍ - Google Patents

電気的にブロツク消去可能なｅｅｐｒｏｍ

Info

Publication number
JPS6325981A
JPS6325981A JP62137621A JP13762187A JPS6325981A JP S6325981 A JPS6325981 A JP S6325981A JP 62137621 A JP62137621 A JP 62137621A JP 13762187 A JP13762187 A JP 13762187A JP S6325981 A JPS6325981 A JP S6325981A
Authority
JP
Japan
Prior art keywords
cell
region
gate
floating gate
eeprom
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP62137621A
Other languages
English (en)
Inventor
ゲオルグ・サマチーザ
ジヨージ・スマランドー
チエン−シエン・シユ
テイン−ワー・ウオン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SHIIKU TECHNOL Inc
Original Assignee
SHIIKU TECHNOL Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SHIIKU TECHNOL Inc filed Critical SHIIKU TECHNOL Inc
Publication of JPS6325981A publication Critical patent/JPS6325981A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/68—Floating-gate IGFETs
    • H10D30/681—Floating-gate IGFETs having only two programming levels
    • H10D30/684—Floating-gate IGFETs having only two programming levels programmed by hot carrier injection
    • H10D30/685—Floating-gate IGFETs having only two programming levels programmed by hot carrier injection from the channel

Landscapes

  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 一 本発明は半導体メモリ、より詳細にはブロック消去可能
なＥＥＰｌ（（ＩＭ半導体メモリに係る。
１１へ１１ ＥＰＲＯＮ（Ｅｌｅｃｔｒｉｃａｌｌｙ　　ＰｒｏＦｉ
ｒａｍｍａｂｌｅ　　Ｒｅａｄ　　ＯｎｌｙＭｅｍｏｒ
ｉｅｓ）は低コストの非揮発性メモリが必要な電子的用
途で広く使用されている。　ＥＰＲＯｌｔ多くの利点を
もち、特に、メモリを消去し再度プログラムし得るフレ
キシビリティを維持しつつ特定用途に対してプログラム
できる非揮発性メモリが要求される用途で使用されてい
る。
従来技術のＥｒ’ＲＯＭを消去する場合、ＥＦＲＯＭを
使用回路から収り出し特殊消去装置に配にする。この消
去装置でＥＦＲＯＭに紫外光線を照射する。紫外光線が
ＥＰＲＱＭを消去し得る。従来のＥ　Ｐ　ＲＯＭは消去
装置で紫外光線で照射された後に消去処理に約１５〜２
０分を要する。また、紫外光線て消去可能なＥＦＲＯＭ
は一般に、消去処理中にＥｌ”ＲＯＭに紫外光線を照射
するための水晶窓を含む特別で高価なセラミックパッケ
ージに包装される必要がある。
ＥＰＲＯＭを使用するときの主な欠点は、ＥＦＲＯＭ消
去のために使用回路板からＥＦＲＯＭを収り出す必要が
あるのでシステムのフレキシビリティが欠如することで
ある。ＥＩ’ＲＯＭに代替してＥＥＦＲＯＭ（Ｅｌｅｃ
ｔｒｉｃａｌＩｙ　Ｅｒａｓａｂｌｅ　Ｐｏｇｒａｍｍ
ａｂｌｅ　Ｒｅａｄ　０ｎｌｙ　Ｍｅｍｏｒｉｅｓ）を
使用するとこの欠点を解決できる。即ちＥＥＰＲＯＭは
オンボードで、即ち回路板に内蔵されたままでプログラ
ム且つ消去することが可能である。このオンボードフレ
キシビリティをもつため、多くの用途ではＥＰＲＯＭに
代わってＥＥＦＲＯＭが使用されるようになっている。
しかしながら、従来技術のＥＥＰＲＯＭはＥＰＲＯＭよ
りも遥かに製造コストが高い、従来技術のＥＥＦＲＯＭ
と従来技術のＥＦＲＯＭとのコスト差の大部分は、ＥＥ
ＰＲＯＭのセルサイズがＥＰＲＯＭのセルサイズより遥
かに大きいことに起因する。
従来技術の紫外光線で消去可能なＥＩ’ＲＯＭで概して
比較的小さいセルサイズが達成される理由は、ＥＰＲＯ
Ｍがセル当たり１つのトランジスタを使用するからであ
るやＥＦＲＯＭはセルをプログラムするためにホットエ
レクトロン注入メカニズムを使用するのでこのような単
一トランジスタセル構造が可能である。　ＥＦＲＯＭセ
ルはセルのドレインとゲートとの両方が高電圧になると
きにのみプログラムされる０通常は、ワードラインはＸ
アドレスと指体され、ビットラインはＹアドレスと指体
される。このＸ−Ｙアドレシングモードでは、アレイの
セルのプログラミング中にバイト選択トランジスタが不
要である。
また、従来技術のＥＥＰＲＯＭはセルをプログラムする
ためにＦｏｌｌｌｅｒ−Ｎｏｒｄｈｅｉｍ　トンネル効
果（ｔｕｎｎｅｌｉｎｇ）を使用する。これら従来技術
のＥＥＦＲＯＭは当業界で公知のごとくバイト選択トラ
ンジスタを必要とし１、セｌし当たり２つのトランジス
タが尼・要である。更に当業界で公知のごとくかかるＥ
ＥＰＲＯＭセルの各々に１つのトンネル領域が必要であ
る。従つて、従来技術のＥＥＦＲＯＭセルは従来技術の
ＥＰＲＯＨセルよりも遥かに大きい。
紫外光線で消去可能なＥＦＲＯＭの欠点を是正するため
に種々の方法が提案されてきた０例えば、インターポリ
オキサイドを介して浮動ゲートから制御ゲートに電子を
１〜ンネル通過させることによってＥＦＲＯＭを消去す
る方法も提案された。この方法はＧｕＬｅｒｍａｎ等、
「＾ｎ　ＥｌｅｃＬｒｉｃａｌｌｙ＾１ｔｅｒａｂｌｅ
　Ｎｏｎｖｏｌａｔｉｌｅ　Ｍｅｍｏｒｙ　Ｃｅ１ｌ　
Ｕｓｉｎｇ　ａ　Ｆｌｏａｔｉｎｌ？−ＧａｔｅＳｔｒ
ｕｃｔｕｒｅ」、ＴＥＥＥ　Ｊ、５ＯＬＩＤ−ＳＴＡＴ
Ｅ　ＣＩＲＣＵＩＴＳ、　５Ｃ−１４ｐ　４９８（１９
７９年４月）に記載されている。しかしながら消去性と
プログラム速度とが不適合なのでこの構造は成功しなか
った。
また、フィールドオキサイドと浮動ゲー１−との間に配
置された消去電極と使用するトリプルーボリシリコンテ
クノロジイも提案された。これはＭａｓｕｏｋａ等、「
ΔＮｅｕＩＩＦｌａｓｈ　ＥＥＰＲＯＭ　Ｃｅ１ｌ　Ｕ
ｓｉＢＴｒｉｐｌｅ　　Ｐｏ１ｙｓｉｌｉｃｏｎ　　Ｔ
ｅｃｈｎｏｌｏｇｙ４．Ｉｎｔ、ｅｒｎａｔｉｏｎａｌ
Ｅｌｅｃｔｏｎ　　Ｄｅｖｉｃｅｓ　　Ｍｅｅｔｉｎｇ
　　Ｔｅｃｈｎｉｃａｌ　　Ｄｉｇｅｓｔ＋　ｐ。
４６４（１９８４）に記載されている。このチクノロシ
イでは、浮動ゲートがＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｎ
　トンネル効果によって消去される。
更に、セルを消去するために浮動ゲートとドレインまた
はソースとの間の誘電体を通過するＦｏｗｌｅｒ−Ｎｏ
ｒｄｈｅｉｎ　トンネル効果を使用するダブルボリシリ
コンテクノロジイも提案されている。これはＭｕｋｂｅ
ｒｊｅｅ等、「＾Ｓｉｎｇｌｅ　Ｔｒａｎｓｉｓｉｔｏ
ｒ　ＥＥＰＲＯＭＣｅｌｌ　ａｎｄ　ｉｔｓ　Ｉｍｐｌ
ｅｍｅｎｔａｔｉｏｎ　ｉｎ　ａ　５１２Ｋ　ＣＭＯＳ
−ＥＥＦＲＯＭ」、ＩｎＬｅｒｎａｔｉｏｎａｌ　Ｅｌ
ｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ　Ｍｅｅｔ−ｉｎｇ　Ｔ
ｅｃｈｎｉｃａｌ　Ｄｉｇｅｓｔ　ｐ、６１６（１９８
５）に記載されている。しかしながら紫外光線で消去可
能なＥＰＲＯＭに固有の問題分解法するために提案され
たこれらの方法はいずれも、ＥＦＲＯＭセルの消去に使
用されると浮動ゲートの過剰消去によって別の問題を生
じる。
紫外光線で消去可能なＥＰＲＯＭが消去されたとき、浮
動ゲートは電気的に中性である。これは、紫外光線が「
プログラミング」電子を浮動ゲー１−から離脱させるが
、付加的電子を浮動ゲートから離脱させて浮動ゲートに
正電荷を獲得させることはないからである。ＥＥｒ’Ｒ
ＯＭがＦｏｗ　ｌ　ｅｒ−Ｎｏｒｄｈｅ　ｉｎ　）ンネ
ル効果又はインターポリオキサイドを介したｌ・ンネル
効果によって電気的に消去されると浮動ゲートは正電荷
を獲得する。浮動ゲートがこのように正に荷電された結
果として、トランジスタはデプリーショントランジスタ
のごとく作用し従って電流リークが生じる。このため、
データ読み取りエラー又はプログラムミスが生じる。こ
の過剰消去現象によって生じる問題の解決が望まれる。
特定の用途で従来技術のＥＰＲＯＭ又はＥＥＰＲＯＭの
いずれを選択するかを決定するためのもう１つの要因は
耐久性である。耐久性は、セルの書き換え可能回数で示
される。耐久性の高いパーツは多数回の書き換えが可能
であるが、耐久性の低いパーツは比較的少ない回数しか
書き換えができない。従来技術のＥＥＦＲＯＭは典型的
には、従来技術のＥＰＲＯＭより耐久性がよい。従って
従来技術のＥＥＰＲＯＭｉ、ｔ　−般に従来技術のＥＦ
ＲＯＭより高価である。しかしながら比較的高い耐久性
と高速消去が必要な用途ではＥＦＲＯＭに代わってＥＥ
ＦＲＯＭがしばしば使用される。
旦よｊ■と社尤− 本発明の目的は、代表的な従来技術のＥＦＲＯＭよりも
はるかに高速で消去できるセルサイズの小さいＥＥＰＲ
ＯＭを提供することである０本発明の目的は更に、比較
的高い耐久性をもつＥＥＰＲＯＭを提供することである
。
本発明の目的はバルク消去可能なＥＥＰＲＯＭを提供す
ることである。
本発明の目的は更に、比較的セルサイズの小さいＥＥＦ
ＲＯＭを提供することである０本発明のその池の目的及
び利点は以下の記載より明らかにされるであろう。
立ｊト久鷹！ 等価の浮動ゲートトランジスタと選択トランジスタとを
単一デバイスで組み合わせる。浮動ゲートトランジスタ
と選択トランジスタとの双方に単一制御ゲートを使用す
る。
セルをプログラム及び消去するために選択トランジスタ
をアース及び浮動させるアース手段については後述する
。
１制御 本発明の好適具体例について以下に説明する。
特許請求の範囲に包含される本発明の別の具体例が可能
であることは当業者に理解されよう。
第１図は、Ｐ形単結晶シリコン基板１０に成長及び／又
は堆積された種々の層を含むＥＥＰＲＯＭメモリセルの
（等寸でない）断面図である。まず、予備段階として、
（図示しない）フィールドオキサイド領域を当業界で公
知の方法でＰ形単結晶基板１０の上に厚さ約ｔｏ、ｏｏ
ｏ人に成長させる０次に、Ｐ形単結晶基板１０の上に第
１ゲート酸化物領域４０を膜厚約２５０人まで成長させ
る。次に、第１酸化物層４０の上に第１ポリシリコン層
を厚さ約３，０００人まで成長させる０次に、第１ポリ
シリコン層を軽度にドープする０次に、当業界で公知の
マスキング及びエツチング技術を用いて該第１ポリシリ
コン層から浮動ゲート６０を形成する。浮動ゲート６０
の形成後にインターポリオキサイド７０と第ＺゲーＩ・
酸化物頭載８０とを当業界に公知の方法で同時に成長さ
せる。
インターポリオキサイド７０は約８００〜８５０人に成
長させ第２ゲート酸化物領域８０は約６００人に成長さ
せる０次に、インターポリオキサイド７０と第２ゲート
酸化物領域８０との全体の上に第２ポリシリコン層を厚
さ約４，５００人まで堆黄させ、次にドープする０次に
従来技術で公知のマスキング及びエツチング技術によっ
て第２のポリシリコン層から制御ゲート９０を形成する
。最後に、当業界で公知のごとく、ひ素打ち込みによっ
てソース領域２０とドレイン領域３０とを形成する。
第１ゲート酸化物領域４０は、浮動ゲート６０の下方領
域のＰ暦車結晶シリコン基板１０の部分を被覆する。第
１ゲート酸化物領域４０は、更に浮動ゲート６０の下方
のドレイン領域３０の部分とオーバーラツプする。第１
ゲート酸化物領域４０は、二酸化シリニア　ン（Ｓ　ｉ
ｏ□）ｌ　”Ｃ”もよい。
第１ゲート酸化物領域４０は更に、薄い誘電領域５０を
含む、第１ゲート酸化物領域４０を形成するときに公知
のＫｏｏ　ｉ効果を使用すると、第１ゲート酸化物領域
４０の誘１！薄膜領域５０として示された部分は残りの
第１ゲート酸化物領域４０の部分よりもゆっくりと成長
し従ってより薄い０本発明の１つの具体例において、誘
電薄膜領域５０はドレイン領域３０とオーバーラツプす
る第１ゲート酸化物領域４０の部分を形成する。誘電薄
膜領域５０は更に、ドレイン領域３０とソース領域２０
との間に位置するＰ暦車結晶シリコン基板１０の上方領
域に延設されてもよい、誘電薄膜領域の公知の形成方法
のいずれかによって誘電薄膜領域５０を形成し得るが、
本発明のこの具体例では、Ｋｏｏ　ｉ等、’Ｆｏｒｍａ
ｔｉｏｎ　ｏｒ　５ｉｌｉｃｏｎＮｉｔｒｉｃｌｅ　　
ａし　ａ　　５ｉ−Ｓｉｎ、　　Ｉｎｔｅｒｆａｃｅ　
　Ｄｕｒｉｎｇ　　ＬｏｃａｌＯｘｉｄａｔｉｏｎ　ｏ
ｒ　５ｉｌｉｃｏｎ　ａｎｄ　Ｄｕｒｉｎｇ　ｔｒｅａ
ｔイｒｅａ１ｍｅｎｔ　ｏｒ　０ｘｉｄｉｚｅｄ　５ｉ
ｌｉｃｏｎ　ｉｎ　ＮＨ，Ｇａｓ」、１２３Ｊ。
Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ　５ｏｃｉｅｔｙ　１
１１７（１９７６年７月月こ記載のＫｏｏ　ｉ効果分使
用して該誘電薄膜領域５０を形成する。
第１チヤネル領域３５は、浮動ゲート６０の下方に位置
しドレイン領域３０と接したデバイスチャネル部分であ
る。後述の条件下で電荷キャリヤの導電チャネルが第１
チヤネル領域３５に形成される。第２チヤネル領域３７
は、制御ゲート９０の下方に位置しソース領域２０に接
するが浮動ゲート６０の下方には延設されないデバイス
チャネル部分である。後述の条件下で電荷キャリヤの導
電チャネルが第２チヤネル領域３７に形成される。第１
チヤネル領域３５と第２チヤネル領域３７とは当業界で
公知のＰ形閾値調整打ち込みによって同時に形成される
。
第１ゲート酸化物領域４０は、第１チヤネル３５と浮動
ゲート６０との間の誘電層を形成する。第１ゲート酸化
物領域４０は更に、浮動ゲート６０下方のドレイン領域
３０の部分と浮動ゲート６０との間の誘電領域を形成す
る。
浮動ゲート６０は、第１ゲート酸化物領域４０の上に成
長し、ドレイン領域３０の部分の上に約０．２〜０．３
μで延び更にドレイン領域３０と接するＰ暦車結晶基板
１０の領域の部分の上に延びるように形成される。浮動
ゲート６０は後述するごと＜：　、ＥＥＰＲＯＭメモリ
セルのプログラミング中に電荷を蓄績すべく使用される
リンドープポリシリコン層から成る。
インターポリオキサイド領域７０は浮動ゲート６０の上
に成長する。インターポリオキサイド領域７０は、酸化
物から成ってもよく又は当業界で公知の等価の別の誘電
体から成ってもよい。
第２ゲート酸化物領域８０は、Ｐ暦車結晶基板１０の上
に成長し、チャネル３７の上方に位置するＰ暦車結晶シ
リコン基板１０の部分を被覆する。第２ゲート酸化物頭
域８０は更に、制御ゲート９０の下方に位置するソース
領域２０の部分とオーバーラツプする。
前記のごとくインターポリオキサイド領域７０と第２ゲ
ート酸化物領域８０とを同時に成長させてもよい。
制御ゲート９０は、第２ゲート酸化物領域８０とインタ
ーポリオキサイド７０との上に形成されドレイン領域３
０からソース領域２０まで延びている。制御ゲート９０
は、ドレイン領域３０とソース領域２０との双方に約０
．２〜０．３μだけオーバーラツプする。制御ゲート９
０は、当業界で公知のリンドープポリシリコンから形成
された層を含む、制御ゲート９０は、浮動ゲート６０よ
りも高濃度にドープされている。
Ｍｎゲート９０は浮動ゲート６０とオーバーラツプする
処で浮動ゲートデバイスの制御ゲートを形成し、更に制
御ゲート９０は、浮動ゲート６０より長くソース領域２
０の部分の上まで延びているので、選択トランジスタデ
バイスの制御ゲートをも形成している。　ＥＥＰＲＯＭ
メモリセルの選択トランジスタ部分の機能は後述する。
第２図は、本発明の第２具体例を示す、この第２具体例
で、第１ゲート酸化物領域４０は浮動ゲート６０の下方
に均一膜厚で成長する。この具体例では、均一膜厚の薄
い第１ゲート酸化物領域４０を形成するために当業界で
公知のマスキング、エツチング及び酸化物成長技術を使
用する。
セル１１０と第３ＥＥＰＲＯＭセル１２０と第４ＥＥＰ
ＲＯＭセル１３０とがＥＥＰＲＯＭメモリアレイの部分
を形成する。第３図はメモリアレイの部分だけを示す、
従って、２５６にビットのメモリでは一最に、５１２列
のＥＥＰＲＯＭメモリセルが存在し、各列が５１２のセ
ルを含む、即ち５１２行５１２列のセルが存在する。当
業者に明らかなごとく等価の任意の公知のアレイ技術を
使用し得る。
従って、２５６にビットのメモリアレイでは２５６列及
び１０２４行のセルが存在し得る。
第１ＥＥＰＲ叶セル１００のドレインは第１ビツトライ
ン１４０に接続されている。第２ＥＥＰＲＯＭセル１１
０のドレインも同様に第１ビツトライン１４０に接続さ
れている。典型的なＥＥＦＲＯＭメモリアレイでは、Ｅ
ＥＦＲＯＭメモリの各列毎に１つのビットラインが存在
するであろう、即ち、２５６にのメモリアレイでは５１
２のビットラインが存在するであろう、従って、第３Ｅ
ＥＰＲＯＭセル１２０のドレインと第４ＥＥＦＲＯＭセ
ルのドレインとの双方は第２ビツトライン１５０に接続
されているであろう。
第１ＥＥＰＲＯＭセル１００の制御ゲートは第１ワード
ライン１６０に接続されている。第２ＥＥＰＲＯＭセル
１１０の制御ゲートは第２ワードライン１７０に接続さ
れている。典型的なＥＥＦＲＯＭメモリアレイではアレ
イ中のＥＥＰＲＯＭメモリセルの各行毎に１つのワード
ラインが存在するであろう、即ち、２５６にビットのメ
モリセルアレイでは５１２のワードラインが存在するで
あろう、従って第３ＥＥＰＲＯＭセル１２０の制御ゲー
トは第１ワードライン１６０に接続されており、第４Ｅ
ＥＰＲＯＭセル１３０の制御ゲートは第２ワードライン
１７０に接続されている。
第１ＥＥＰＲＯＭセル１００のソースは共通ライン１８
０に接続されている。第２ＥＥＰＲＯＭセル１１０のソ
ースも共通ライン１８０に接続されている０本発明を使
用する典型的メモリセルアレイにおいてはＥＥｒ’ＲＯ
Ｍメモリセル→の一対の行毎に１つの共通ライン１８０
が存在する。即ち、２５６にビットのメモリセルアレイ
では２５６個の共通ラインが存在するであろう、第３図
に示すごとく、第３ＥＥＰＲＯＭメモリセル１２０のソ
ースと第４ＥＥＰＲＯＭメモリセル１３０のソースとの
双方が共通ライン１８０に接続されている。当業者には
、本文中に開示されたＥＥＰＲＯＭメモリセルのソース
がＥＥＰＲＯＨメモリセルの選択トランジスタ側である
ことが理解されよう。
第１のアース用ＭＯＳＦＥＴデバイス１９０のドレイン
は共通ライン１８０に接続されている。第１のアース用
ＭＯＳＦＥＴデバイス１９０のソースはアースライン２
１０に接続されている。第１のアース用ＭＯＳＦＥＴデ
バイス１９０のゲートは第１のワードライン１６０に接
続されている。アースライン２１０はアース２２０に接
続されている。第２のアース用ＭＯＳＦＥＴデバイス２
００のドレインは共通ライン１８０に接続されている。
第２のアース用ＭＯＳＦＥＴデバイス２００のソースは
アースライン２１０に接続されている。第２のアース用
ＭＯＳＦＥＴデバイス２００のゲートは第２のワードラ
イン１７０に接続されている。
ワードライン１６０に印加する電圧、即ち第１のＭＯＳ
ＦＩＥＴアース用デバイス１タデバイス１９０印加する
電圧を上昇させるか又はワードライン１７０に印加する
電圧即ち第２のＭＯＳＦＥＴアース用デバイス２００の
ゲートに印加する電圧を上昇させることによって、第１
ＥＥＰＲＯＭセル１００のソースと第２ＥＥＰＲＯＭセ
ル１１０のソースと第３ＥＥＰＲＯＭセル１２０のソー
スと第４ＥＥＰＲＯＭセル１３０のソースとをアースに
作動的に接続し得る。しかしながら、第１のＭＯＳＦＥ
Ｔアース用デバイス１９０のゲートと第２のＭＯＳＦＥ
Ｔアース用デバイス２００のゲートとを低い値に保持す
ることによって、第１ＥＥＰＲＯＭセル１００のソース
と第２ＥＥＰＲＯＭセル１１０のソースと第３ＥＥＰＲ
ＯＭセル１２０のソースと第４ＥＥＰＲＯＭセル１３０
のソースとが浮動状態に維持される、即ちアースに接続
されず更にいかなる固定電圧ポテンシャルにも保持され
ない、従って、プログラミング及び読み収り中にＥＥＦ
ＲＯＭセルのソースをアースさせ消去中にソースを浮動
させる選択的アース手段が開発された。従ってセルはプ
ログラミング中に導通し消去中に導通しない。
第４図はＥＥＰＲＯＭメモリセルデバイスとアースデバ
イスとの動作の概略説明図である。第１ＥＥＦＲＯＭセ
ル１００のドレインは第１ビツトライン１４０に接続さ
れている。第１ＥＥＰＲＯＭセル１００のソースは共通
ライン１８０に接続されている。第１アース用ＭＯ５Ｆ
ＥＴデバイス１９０のドレインは共通ライン１８０に接
続されている。第１アース用ＭＯＳＦＥＴデバイス１９
０のソースはアースライン２１０を介してアース２２０
に作動的に接続されている。第１ＥＥＰＩＩＯＭセル１
００の制御ゲート及び第１アース用ＭＯＳＦＥＴデバイ
ス１９０のゲーＩ−は双方とも第１ワードライン１６０
に接続されている。
当業者に明らかなごとく、アレイの各行に１つより多い
アース用ＭＯＳＦＥＴデバイスが存在するであろう０例
えば、アレイの各行で１６ビツトライン毎に１つのアー
ス用ＭＯＳＦＥＴデバイスが存在するであろう。
適　　体　　の　　− ＥＥＦＲＯＭメモリアレイの各セルは情報の記憶場所を
もつ、従来同様に該セルと対応するメモリのビットは読
み収りモード中にセルが導通しているか否かに従って２
進コードの「０」又は「１」状態で示される。
ＥＥＦＲＯＭメモリセルアレイをプログラミングする前
に全部のセルをまず消去する。セルを電気的に消去する
と浮動ゲートに正電荷が蓄積される。従って、消去され
たセルは読み収りモード中に導通試験されると導通する
であろう０本発明のこの好適具体例を使用するメモリア
レイにおいては、ＥＥＦＲＯＭメモリセルアレイの全部
のセルが同時に消去される。
ＥＥＰＲＯＭメモリセルアレイのプログラミング中に２
進「１」状態にしたいＥＥＰＲＯＭメモリセルは、プロ
グラミングモード中に浮動ゲートに負電荷を蓄積し得る
。当業界に公知の多数の種々の構成のいずれかを用いて
、セルの浮動ゲートに負電荷をロードする順序を決定で
きることは当業者に明らかであろう、従って、セルの１
バイトが同時に書き込まれてもよく、又は当業者に公知
の任意の順序で書き込まれてもよい。
１、混」コＬ二」− 第４図によれば、本発明を使用してＥＥＰＲＯＭメモリ
セルを消去したい場合、第１ワードライン１６０をアー
スさせる。第１ビツトライン１４０は約１７〜２０ボル
トの範囲の電位になる。従って第１ＥＥＰＲＯＭセル１
００のドレインと浮動ゲートどの間に高い電圧差が生じ
る。この条件で第１ＥＥＰＲＯＭセル１００のドレイン
に高い正電圧が存在すると第１ＥＥＰＲＯＭセル１００
の浮動ゲートに蓄積された電子は第１ＥＥＰＲ叶セル１
００のドレインに引き寄せられる。当業者に公知のごと
く電子は次に、第１図に示すごとく誘電体薄膜領域５０
を介して浮動ゲート６０からドレイン領域３０に４デバ
イス１９０が第１ワードライン１６０を介してアースに
作動的に接続されているので第１アース用ＭＯＳＦＥＴ
デバイス１９０は非導通状態である。従って、第１ＥＥ
ＰＲＯＨセル１００のソースは浮動伏皿である。従って
、第１ＥＥＰＲＯＭセル１００は導通しない。
本発明の好適具体例においては、メモリアレイの全部の
セルが同時に消去される。即ち、アレイの全部のワード
ライン１６０がアー・スされ、アレイの全部のビットラ
インが約１７〜２０ボルトの消去電位になる。従って、
アレイのセルが前記のごとく消去される。
第２図に示す本発明の第２具体例では、第１０ゲート酸
化物領ｊｆｉ４０が浮動ゲート６０の下方で均一薄膜と
して成長する。第１ゲート酸化物領域４０は例えばＷＪ
、４約２００人に成長し得る。この第２具体例ではＥＥ
ＰＲＯＭメモリセルが消去されるときに前記と同様にし
て電子が第１ゲート酸化物領域４０をトンネル通過する
ことが当業者には明らかであろう。
２、プログーミン　モード 第１ＥＥＰＲＯＭセル１００に２進「１」をプログラム
したい場合、第１ビツトライン１４０を約ＬＯＶの電位
にする。
しかしながら当業界で公知のごとく他の電圧の使用も可
能である。第１ワードライン１６０の電圧を約１７〜２
０Ｖの範囲にする。従って、第１ＥＥＰＲＯＭセル１０
０のドレインは電圧的１０Ｖになり、第１ＥＥＰＲＯＭ
セル１００の制御ゲートは約１７〜２０Ｖのより高い電
位になる。
第１アース用ＭＯ５ＦＥＴデバイス１９０のゲートが第
１ワードライン１６０によって高いほうの電位に維持さ
れるので第１のアース用ＭＯＳＦＥＴデバイス１９０は
導通状態である。従って第１のアース用ＭＯＳＦＥＴデ
バイス１９０が導通し、第１のＥＥＰＲＯＭセル１００
のソースは共通ライン１８０と第１のアース用ＭＯＳＦ
ＥＴデバイス１９０とを介してアース２２０に作動的に
接続されている。この条件で第１ＥＥＰＲＯＭセル１０
０は当業界に公知のホットエレクトロン注入現象を使用
してプログラムされるであろう。
第１図によれば、制御ゲート９０は約１７〜２０■に維
持され、ドレイン領域３０は約１０Ｖに維持され、ソー
ス領域２０はアースに作動的に接続されている。
制御ゲート９０が極めて高電圧に維持されるので、ドレ
イン領域３０とソース領域２０との間にＮ−チャネルが
形成される。この条件で負電子の形態の電流が第２チヤ
ネル３７と第１チヤネル３５とを介してソース領域２０
からドレイン領域３０に流れる。　Ｆｒｏｈｍａｎ−Ｂ
ｅｎｔｃｈｋｏｗｓｋｙ＝　ｒＦＡＭＯｓ−＾Ｎｅｗ　
ＳｅｍｉｃｏｎｔｕｃｔｏｒＣｈａｒｇｅ　Ｓｔｏｒａ
ｇｅ　Ｄｅｖｉｃｅ」、５ｏｌｉｄ−５ｔａｔｅ　Ｅｌ
ｅｃｔｒｏ−ｎｉｃｓ、　Ｖｏｌ、１７、ｐ、５１７（
１９７３）に開示されているようにホットエレクトロン
注入現象によって浮動ゲート６０に電子が蓄績するであ
ろう、即ち、第１チヤネル３５に流入する電子のある程
度は浮動ゲート６０を指向する正の吸引電位の影響下で
浮動ゲート６０の方向でゲート酸１ヒ物領域４０を通過
するための十分なモーメントを得る。即ち、ある程度の
電子は浮動ゲート６０に堆積し、これにより浮動ゲート
６０に買電荷分充填する。
３、彷み又　モード　び゛　　トーンジスタの・・　−
読み収りモード中は、ＥＥＰＲＯＭメモリセル手段の上
の浮動ゲート６０に正又は負のいずれの電荷が充填され
るかを決定する必要がある。浮動ゲート６０に負電荷が
充填されｔているときは読み取りモー□ド中にＥＥＰＲ
ＱＭメモリセル手段に電流が流れない。
逆に、浮動ゲート６０に正電荷が充填されｉでいるとき
は読み取りモード中にＥＥＰＲＯＭメモリセル手段に電
流が流れるであろう。
第３図によれば、第１ＥＥＰＲＯＨメモリセル１００の
読み取りを行なう場合、第１ワードライン１６０は約５
ｖになり第１ビツトライン１４０は約２■になる。　Ｅ
ＥＰＲＯＭメモリセル中の残りのワードライン全部と残
りのビットライン全部とがアースされる。従って、第２
ワードライン１７０がアースされる。第１アース用ＭＯ
ＳＦＥＴデバイス１９０のゲート６０は第１ワードライ
ン１６０によって約５■に維持されるので、第１のアー
ス用ＭＯＳＦＥＴデバイス１９０は導通するようにバイ
アスされる。即ち第１のアース用Ｍ’０ＳＦＥＴデバイ
ス１９０は導通状態である。従って、第１ＥＥＰＩｔＯ
Ｍメモリセル１００のソースは共通ライン１８０、第１
アース用ＭＯＳＦＥＴデバイス１９０及びアースライン
２１０を介してアース２２０に作動的に接続されている
。第１ＥＥＰＩ’ｌＯＭメモリセル１００のドレインは
第１ビツトライン１４０によって約２■に維持されてい
る。更に、第１ＥＥＰＲＯＭメモリセル１００の選択ト
ランジスタ部分の制御ゲート９０は約５■に維持されて
おり、従って第１ＥＥＰＲＯＭメモリセル１００の選択
トランジスタは導通状態である。
即ち、第１ＥＥｌ’ＲＯＭメモリセル１００は浮動ゲー
ト６０の荷電状態に従って導通又は非導通である。即ち
、第１ＥＥＰＲＯＨセル１００の浮動ゲート６０に正電
荷が充填されているときは第１図の第１チヤネル領域３
５に導通チャネルが形成され第１ＥＥＰＲＯＭセル１０
０が導通するであろう、しかしながら、第１区の浮動ゲ
ート６０に電子が充填されると第１図の第１チヤネル領
域３５に導通チャネルが形成されない２．従って第１Ｅ
ＥＰＲＯＭセル１００は導通しないであろう。
第２ＥＥＰＲＯＭセル１１０のドレインは第１ビツトラ
イン１４０によって約２ｖに維持されること、及び、第
２ＥＥＰＲＯＭセル１１０のソースは第１アース用ＭＯ
ＳＦＥＴデバイス１９０を介してアースに作動的に接続
されていることは理解されよう、従って、第２ＥＥＰＲ
ＯＭセル１１０の浮動ゲートに正電荷が充填されると、
第１図のチャネル領域３５の導通チャネルが形成され、
浮動ゲート６０下方のＭＯＳＦＥＴは導通状態になるで
あろう。
しかしながら第２ＥＥＰＲＯＭセル１１０の制御ゲート
９０は第２ワードライン１７０によって低い値に維持さ
れる。
従って、第１図の第２チヤネル３７に導通チャネルは形
成されず、第２ＥＥＰＲＯＭセル１１０の選択トランジ
スタは非導通状態である。従って、第２のＥＥＰＲＯＭ
セル１１０のドレインが約２■に維持されていても第２
ＥＥＰＲＯＭセル１１０のソースは低い値に維持され第
２ＥＥＰＲＯＭセル１１０の浮動ゲートには正電荷が充
填される。何故なら第２ＥＥＰＲＯＭセル１１０の選択
トランジスタ部分のゲートをも形成する制御ゲート９０
が第２ワードライン１７０によって低い値に保持される
からである。第２ＥＥＩ’ＲＯＭセル１１０は導通しな
い。
前記では、ブロック書き替え可能なＥＥＦＲＯＭ非揮発
性半導体メモリセル装置を開示した。好適具体例ではＮ
ＭＯＳチクノロシイを使用した装置を構成する手段を開
示したがＣＭＯＳチクノロシイの使用も可能であること
は当業者に明らかであろう。
前記では本発明の１つの具体例に関して詳細に説明した
。しかしながら本発明の範囲内で等価又は代替手段が可
能であり、これら等価又は代替手段も特許請求の範囲に
包含されることは当業者に明らかであろう。
【図面の簡単な説明】
第１図は本発明を使用したＥＥＦＲＯＭセルの好適具体
例の断面図、第２図は本発明を使用したＥＥＦＲＯＭセ
ルの第２の好適具体例の断面図、第３図は本発明を使用
したＥＥＦＲＯＭセルアレイの好適具体例の部分図、第
４図は第３図に示す本発明のＥＥＦＲＯＭセルアレイの
概略部分図である。 １０・・・・・・基板、２０・・・・・・ソース領域、
３０・・・・・・ドレイン領域、３５．３７・・・・・
・チャネル、４０・・・・・・ゲート酸化物領域、５０
・・・・・・誘電体、６０・・・・・・浮動ゲート、８
０・・・・・・ゲート酸化物領域、９０・・・・・・制
御ゲート、１００，１１０，１２０゜１３０・・・・・
・ＥＥＰＲＯＭセル、１４０，１５０．・・・・・・ビ
ットライン、１６０．１７０・・・・・・ワードライン
、１８０・・・・・・共通ライン、１９０、Ｚｏｏ・・
・・・・アース用ＭＯＳＦＥＴ、２１０・・・・・・ア
ースライン、２２０・・・・・・アース。

Claims (1)

    【特許請求の範囲】
  1. 　打ち込みソース領域とドレイン領域とをもつ半導体基
    板材料と、前記半導体基板材料から電気絶縁された浮動
    ゲートと、前記浮動ゲート及び前記半導体基板材料から
    電気絶縁された制御ゲートとを含み、前記浮動ゲートが
    前記ドレイン領域の部分の上に延び且つ前記ドレイン領
    域と前記ソース領域との間の前記半導体基板材料の部分
    の上に延びており、前記制御ゲートが前記浮動ゲートと
    前記半導体基板材料の上方に位置し更に前記ドレイン領
    域から前記ソース領域まで延びていることを特徴とする
    電気的にプログラマブルで電気的に消去可能な浮動ゲー
    トメモリセル。
JP62137621A 1986-05-30 1987-05-29 電気的にブロツク消去可能なｅｅｐｒｏｍ Pending JPS6325981A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/869,207 US4783766A (en) 1986-05-30 1986-05-30 Block electrically erasable EEPROM
US869207 1986-05-30

Publications (1)

Publication Number Publication Date
JPS6325981A true JPS6325981A (ja) 1988-02-03

Family

ID=25353117

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62137621A Pending JPS6325981A (ja) 1986-05-30 1987-05-29 電気的にブロツク消去可能なｅｅｐｒｏｍ

Country Status (4)

Country Link
US (1) US4783766A (ja)
EP (1) EP0247875B1 (ja)
JP (1) JPS6325981A (ja)
DE (1) DE3782854D1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5749321A (en) * 1995-05-24 1998-05-12 Santen Seiyaku Kabushiki Kaisha Animal rearing apparatus

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR910000139B1 (ko) * 1986-10-27 1991-01-21 가부시키가이샤 도시바 불휘발성 반도체기억장치
JP2685770B2 (ja) * 1987-12-28 1997-12-03 株式会社東芝 不揮発性半導体記憶装置
JPH07120719B2 (ja) * 1987-12-02 1995-12-20 三菱電機株式会社 半導体記憶装置
USRE35838E (en) * 1987-12-28 1998-07-07 Kabushiki Kaisha Toshiba Electrically erasable programmable read-only memory with NAND cell structure
US4888735A (en) * 1987-12-30 1989-12-19 Elite Semiconductor & Systems Int'l., Inc. ROM cell and array configuration
US4888734A (en) * 1987-12-30 1989-12-19 Elite Semiconductor & Systems Int'l., Inc. EPROM/flash EEPROM cell and array configuration
US5047981A (en) * 1988-07-15 1991-09-10 Texas Instruments Incorporated Bit and block erasing of an electrically erasable and programmable read-only memory array
KR910007434B1 (ko) * 1988-12-15 1991-09-26 삼성전자 주식회사 전기적으로 소거 및 프로그램 가능한 반도체 메모리장치 및 그 소거 및 프로그램 방법
JPH0814993B2 (ja) * 1989-01-13 1996-02-14 株式会社東芝 半導体記憶装置
JP2772020B2 (ja) * 1989-02-22 1998-07-02 株式会社東芝 Ｍｏｓ型半導体装置
US5172198A (en) * 1989-02-22 1992-12-15 Kabushiki Kaisha Toshiba MOS type semiconductor device
US5051793A (en) * 1989-03-27 1991-09-24 Ict International Cmos Technology, Inc. Coplanar flash EPROM cell and method of making same
US7447069B1 (en) 1989-04-13 2008-11-04 Sandisk Corporation Flash EEprom system
US5603000A (en) * 1989-05-15 1997-02-11 Dallas Semiconductor Corporation Integrated circuit memory with verification unit which resets an address translation register upon failure to define one-to-one correspondences between addresses and memory cells
KR930000869B1 (ko) * 1989-11-30 1993-02-08 삼성전자 주식회사 페이지 소거 가능한 플래쉬형 이이피롬 장치
US5215934A (en) * 1989-12-21 1993-06-01 Tzeng Jyh Cherng J Process for reducing program disturbance in eeprom arrays
IT1236601B (it) * 1989-12-22 1993-03-18 Sgs Thomson Microelectronics Dispositivo a semiconduttore integrato di tipo eprom con connessioni metalliche di source e procedimento per la sua fabbricazione.
US5111270A (en) * 1990-02-22 1992-05-05 Intel Corporation Three-dimensional contactless non-volatile memory cell
US5019879A (en) * 1990-03-15 1991-05-28 Chiu Te Long Electrically-flash-erasable and electrically-programmable memory storage devices with self aligned tunnel dielectric area
US5122985A (en) * 1990-04-16 1992-06-16 Giovani Santin Circuit and method for erasing eeprom memory arrays to prevent over-erased cells
EP0495492B1 (en) * 1991-01-17 1999-04-14 Texas Instruments Incorporated Non-volatile memory cell structure and process for forming same
US5249158A (en) * 1991-02-11 1993-09-28 Intel Corporation Flash memory blocking architecture
US5241507A (en) * 1991-05-03 1993-08-31 Hyundai Electronics America One transistor cell flash memory assay with over-erase protection
US5317179A (en) * 1991-09-23 1994-05-31 Integrated Silicon Solution, Inc. Non-volatile semiconductor memory cell
DE69232949T2 (de) * 1991-11-20 2003-08-28 Fujitsu Ltd., Kawasaki Löschbare Flash-Halbleiterspeichervorrichtung
US5544103A (en) * 1992-03-03 1996-08-06 Xicor, Inc. Compact page-erasable eeprom non-volatile memory
US5303187A (en) * 1992-12-28 1994-04-12 Yu Shih Chiang Non-volatile semiconductor memory cell
US5343424A (en) * 1993-04-16 1994-08-30 Hughes Aircraft Company Split-gate flash EEPROM cell and array with low voltage erasure
US5455792A (en) * 1994-09-09 1995-10-03 Yi; Yong-Wan Flash EEPROM devices employing mid channel injection
FR2726935B1 (fr) * 1994-11-10 1996-12-13 Commissariat Energie Atomique Dispositif a memoire non-volatile electriquement effacable et procede de realisation d'un tel dispositif
US5661677A (en) 1996-05-15 1997-08-26 Micron Electronics, Inc. Circuit and method for on-board programming of PRD Serial EEPROMS
US5761120A (en) * 1996-08-27 1998-06-02 Peng; Jack Zezhong Floating gate FPGA cell with select device on drain
FR2769747B1 (fr) * 1997-10-15 2001-10-05 Sgs Thomson Microelectronics Perfectionnement aux memoires non volatiles programmables par effet dit "de porteurs chauds" et effacables par effet tunnel
US6088268A (en) * 1998-09-17 2000-07-11 Atmel Corporation Flash memory array with internal refresh
KR100437470B1 (ko) * 2001-01-31 2004-06-23 삼성전자주식회사 플래쉬 메모리 셀을 갖는 반도체 장치 및 그 제조 방법
US6933557B2 (en) * 2003-08-11 2005-08-23 Atmel Corporation Fowler-Nordheim block alterable EEPROM memory cell
KR100593732B1 (ko) * 2003-11-18 2006-06-28 삼성전자주식회사 얼라인 키를 갖는 반도체 소자 및 그 제조방법
US7546357B2 (en) 2004-01-07 2009-06-09 Microsoft Corporation Configuring network settings using portable storage media
JP2006032950A (ja) * 2004-07-12 2006-02-02 Samsung Electronics Co Ltd メモリ素子及びその形成方法
KR100591768B1 (ko) * 2004-07-12 2006-06-26 삼성전자주식회사 메모리 소자들 및 그 형성 방법들
US7747797B2 (en) * 2004-09-28 2010-06-29 Microsoft Corporation Mass storage device with near field communications
FR2881565B1 (fr) * 2005-02-03 2007-08-24 Atmel Corp Circuits de selection de ligne binaire pour memoires non volatiles
US7236398B1 (en) * 2005-08-31 2007-06-26 Altera Corporation Structure of a split-gate memory cell
US20090279361A1 (en) * 2008-05-06 2009-11-12 Atmel Corporation Addressable Memory Array
US20090307140A1 (en) * 2008-06-06 2009-12-10 Upendra Mardikar Mobile device over-the-air (ota) registration and point-of-sale (pos) payment
US8179708B2 (en) * 2009-02-18 2012-05-15 Atmel Corporation Anti-cross-talk circuitry for ROM arrays
FR2973571A1 (fr) * 2011-04-04 2012-10-05 St Microelectronics Rousset Transistor mos a grille flottante et a injection d'électrons chauds
US8862767B2 (en) 2011-09-02 2014-10-14 Ebay Inc. Secure elements broker (SEB) for application communication channel selector optimization

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4915381A (ja) * 1972-05-18 1974-02-09
JPS5546598A (en) * 1978-09-28 1980-04-01 Rca Corp Durable memory array
JPS59232463A (ja) * 1983-06-16 1984-12-27 Seiko Epson Corp 半導体記憶装置
JPS6199997A (ja) * 1984-10-23 1986-05-19 エツセジーエツセ　ミクロエレツトロニカ 併合型不揮発性メモリセルマトリツクの書込み方法
EP0182198A2 (en) * 1984-11-21 1986-05-28 Rohm Corporation Single transistor electrically programmable device and method

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4203158A (en) * 1978-02-24 1980-05-13 Intel Corporation Electrically programmable and erasable MOS floating gate memory device employing tunneling and method of fabricating same
US4258378A (en) * 1978-05-26 1981-03-24 Texas Instruments Incorporated Electrically alterable floating gate memory with self-aligned low-threshold series enhancement transistor
US4409723A (en) * 1980-04-07 1983-10-18 Eliyahou Harari Method of forming non-volatile EPROM and EEPROM with increased efficiency
US4328565A (en) * 1980-04-07 1982-05-04 Eliyahou Harari Non-volatile eprom with increased efficiency
US4375087C1 (en) * 1980-04-09 2002-01-01 Hughes Aircraft Co Electrically erasable programmable read-only memory
IT1209227B (it) * 1980-06-04 1989-07-16 Sgs Microelettronica Spa Cella di memoria non volatile a 'gate' flottante elettricamente alterabile.
US4654825A (en) * 1984-01-06 1987-03-31 Advanced Micro Devices, Inc. E2 prom memory cell

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4915381A (ja) * 1972-05-18 1974-02-09
JPS5546598A (en) * 1978-09-28 1980-04-01 Rca Corp Durable memory array
JPS59232463A (ja) * 1983-06-16 1984-12-27 Seiko Epson Corp 半導体記憶装置
JPS6199997A (ja) * 1984-10-23 1986-05-19 エツセジーエツセ　ミクロエレツトロニカ 併合型不揮発性メモリセルマトリツクの書込み方法
EP0182198A2 (en) * 1984-11-21 1986-05-28 Rohm Corporation Single transistor electrically programmable device and method

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5749321A (en) * 1995-05-24 1998-05-12 Santen Seiyaku Kabushiki Kaisha Animal rearing apparatus

Also Published As

Publication number Publication date
EP0247875A2 (en) 1987-12-02
US4783766A (en) 1988-11-08
EP0247875B1 (en) 1992-12-02
DE3782854D1 (de) 1993-01-14
EP0247875A3 (en) 1989-08-30

Similar Documents

Publication Publication Date Title
JPS6325981A (ja) 電気的にブロツク消去可能なｅｅｐｒｏｍ
US5491657A (en) Method for bulk (or byte) charging and discharging an array of flash EEPROM memory cells
US5295107A (en) Method of erasing data stored in flash type nonvolatile memory cell
EP0597585B1 (en) Method of writing data into a semiconductor nonvolatile memory
US5319229A (en) Semiconductor nonvolatile memory with wide memory window and long data retention time
US5586073A (en) Semiconductor device having a multi-layer channel structure
US5742542A (en) Non-volatile memory cells using only positive charge to store data
US5329487A (en) Two transistor flash EPROM cell
EP0744754A2 (en) Method and apparatus for hot carrier injection
US7515479B2 (en) Nonvolatile semiconductor storage device and method for writing therein
US5790460A (en) Method of erasing a flash EEPROM memory
JPH05121765A (ja) 半導体記憶装置
JPH0685272A (ja) ソース側注入を使用して書込んだセルを使用する無コンタクト５ｖ高速ｅｐｒｏｍ／フラッシュｅｐｒｏｍアレイ
KR19990014206A (ko) 불휘발성 반도체 기억장치
JP2001057089A (ja) フラッシュ互換ｅｅｐｒｏｍ
US6803630B2 (en) Method of adjusting program voltage in non-volatile memories, and process for fabricating a non-volatile memory device
US5633823A (en) Method of narrowing flash memory device threshold voltage distribution
US5978272A (en) Nonvolatile memory structure for programmable logic devices
US5396458A (en) Semiconductor memory device and method of writing and reading out information for the same
JP3342878B2 (ja) 不揮発性半導体記憶装置
KR100204804B1 (ko) 플래시 메모리 장치의 구동방법
US6853027B2 (en) Semiconductor nonvolatile memory with low programming voltage
US5408430A (en) Method for operating nonvolatile memory semiconductor devices memories
JPH0577189B2 (ja)
US6768683B1 (en) Low column leakage flash memory array