JPS6077242A - メモリ書込み回路 - Google Patents
メモリ書込み回路Info
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- JPS6077242A JPS6077242A JP58185397A JP18539783A JPS6077242A JP S6077242 A JPS6077242 A JP S6077242A JP 58185397 A JP58185397 A JP 58185397A JP 18539783 A JP18539783 A JP 18539783A JP S6077242 A JPS6077242 A JP S6077242A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/448—Execution paradigms, e.g. implementations of programming paradigms
- G06F9/4494—Execution paradigms, e.g. implementations of programming paradigms data driven
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、データフロー処理装置において処理対象とな
るデータ値を貯えておくデータメモリの省きこみアドレ
スを発生するメモリ書込み回路に関するものである。
るデータ値を貯えておくデータメモリの省きこみアドレ
スを発生するメモリ書込み回路に関するものである。
従来、データフロー処理装置におけるデータメモリへの
書きこみ回路では、入力データの到着と共ｌこアドレス
を発生し、メモリへの書きこみを行い、データメモリへ
送られたデータとアドレスはデータメモリへ送られたま
ま戻ってこないので、データメモリへの書きこみがいつ
実行されたかがわからず１次の処理の起動データ発生個
数制御がデータメモリへの書きこみと無関係薯こ行なわ
れていた。
書きこみ回路では、入力データの到着と共ｌこアドレス
を発生し、メモリへの書きこみを行い、データメモリへ
送られたデータとアドレスはデータメモリへ送られたま
ま戻ってこないので、データメモリへの書きこみがいつ
実行されたかがわからず１次の処理の起動データ発生個
数制御がデータメモリへの書きこみと無関係薯こ行なわ
れていた。
従って起動データの発生個数がデータフロー処理装置の
処理能力を越えてしまうとデータのオーバーフローが生
じ、処理の続行が不可能であった。
処理能力を越えてしまうとデータのオーバーフローが生
じ、処理の続行が不可能であった。
本発明の目的は、データメモリへの書きこみデータをフ
ィードバックし、次の処理の起動データとして用いるこ
とで、処理能力に応じた起動データの発生ができ、デー
タ量を一定量以下に保つことを可能とし、オーバーフ〇
−を防ぎつつ処理の効率的な実行が行えるメモｌ）書込
み回路を提供することにある。
ィードバックし、次の処理の起動データとして用いるこ
とで、処理能力に応じた起動データの発生ができ、デー
タ量を一定量以下に保つことを可能とし、オーバーフ〇
−を防ぎつつ処理の効率的な実行が行えるメモｌ）書込
み回路を提供することにある。
本発明は、入力データの一部であるデータ値を入力し、
貯えておくパラメータメモリと、前記パラメータメモリ
からの読み出し値に対し演算処理を行う演算部Ｌ１前記
パラメータメモリ、前記演算部への書きこみイネーブル
信号、マルチプレクサ切替信号等を発生する制御部とか
ら構成される。
貯えておくパラメータメモリと、前記パラメータメモリ
からの読み出し値に対し演算処理を行う演算部Ｌ１前記
パラメータメモリ、前記演算部への書きこみイネーブル
信号、マルチプレクサ切替信号等を発生する制御部とか
ら構成される。
本発明によれば、データフロー処理装置の外部でのデー
タ流量を一定値以下に抑えることが可能となり、データ
のオーバーフローを防ぐことができる。
タ流量を一定値以下に抑えることが可能となり、データ
のオーバーフローを防ぐことができる。
次ｌこ図面を用いて本発明について詳細に説明する。
第１図は本発明の一実施例を示すブロック図である。図
において、１はパラメータメモリ、２は演算部、３は制
御部、１１〜１６は信号である。図に示したようにパラ
メータメモリ１は入力データ１０の一部であるデータ識
別番号をアドレスとしてアクセスされ、制御部３からの
信号１１により書きこみを制御され、入力データ１０の
一部であるデータ値の書きこみあるいは出力データ１２
、１７の読み出しを行う。
において、１はパラメータメモリ、２は演算部、３は制
御部、１１〜１６は信号である。図に示したようにパラ
メータメモリ１は入力データ１０の一部であるデータ識
別番号をアドレスとしてアクセスされ、制御部３からの
信号１１により書きこみを制御され、入力データ１０の
一部であるデータ値の書きこみあるいは出力データ１２
、１７の読み出しを行う。
演算部２はパラメータメモリ１からの読み出しデータ値
ｌこ対し、加算、比較０選択などの処理を施し、制御部
３へ信号１５、パラメータメモリ１へ信号１３外部メモ
リへの信号１６を出力する。
ｌこ対し、加算、比較０選択などの処理を施し、制御部
３へ信号１５、パラメータメモリ１へ信号１３外部メモ
リへの信号１６を出力する。
制御部３はパラメータメモリ１の読み出し書きこみ制御
、書きこみ値の選択を制御する信号１１、次段のパイプ
ラインへの出力データの一部１４を生成する。
、書きこみ値の選択を制御する信号１１、次段のパイプ
ラインへの出力データの一部１４を生成する。
第２図は第１図の詳細なブロック図である。
図において、１０１はレジスタ、１０２は比較器、１０
３はゲートアレイ％ １０４〜１（）７はマルチプレク
サ、１０８はパラメータメモリ、１０９〜１１０は加算
器、１１１は比較器、２０１〜２０７ 、３０１〜３３
２は信号である。
３はゲートアレイ％ １０４〜１（）７はマルチプレク
サ、１０８はパラメータメモリ、１０９〜１１０は加算
器、１１１は比較器、２０１〜２０７ 、３０１〜３３
２は信号である。
入力データ３０１は第１図における信号１０に対応し、
信号３３０，３３１，３１１，３１３は第１図における
信号１４に対応し、信号３２０は第１図における信号１
６に対応し、信号３２０〜３２３は第１図における信号
１２に対応し、信号３２５．３２６は第１図における信
号１３に７１応し、信号３１５〜：３１９ 、３２７〜
３２８は第１図１こおける信号１１に対応し、信号３１
４は第１図における信号１５に対応し、信号３１２，３
２４，３３２は第１図における信号１７に対応している
。
信号３３０，３３１，３１１，３１３は第１図における
信号１４に対応し、信号３２０は第１図における信号１
６に対応し、信号３２０〜３２３は第１図における信号
１２に対応し、信号３２５．３２６は第１図における信
号１３に７１応し、信号３１５〜：３１９ 、３２７〜
３２８は第１図１こおける信号１１に対応し、信号３１
４は第１図における信号１５に対応し、信号３１２，３
２４，３３２は第１図における信号１７に対応している
。
レジスタ１０１にはモジュール番号が貯えられており、
その読み出しデータ３０５と入力データ３０１の一部で
ある入力モジュール番号３０４の値とが比較器１０２に
より比較され、それらの値が一致したときに一致信号３
０６を″１“とじ、一致しないときには′Ｏ“とする。
その読み出しデータ３０５と入力データ３０１の一部で
ある入力モジュール番号３０４の値とが比較器１０２に
より比較され、それらの値が一致したときに一致信号３
０６を″１“とじ、一致しないときには′Ｏ“とする。
モジュール番号が一致したとき、即ち信号３０６が′１
“のときには入力データ３０１は本発明の内部にとりこ
まれ、外部のメモリへの出力データ３０３が生成される
と同時ｌこ、次のパイプラインへの出力データ３０２と
なるが、′０“のときには、次のパイプラインへの出力
データ３０２のみが出力される。
“のときには入力データ３０１は本発明の内部にとりこ
まれ、外部のメモリへの出力データ３０３が生成される
と同時ｌこ、次のパイプラインへの出力データ３０２と
なるが、′０“のときには、次のパイプラインへの出力
データ３０２のみが出力される。
ゲートアレイ１０３は信号３０６，３０７，３１０．３
１４，３２４を入力し、信号３１１，３１５，３１６，
３１７．：３１８ 、３２９を出力する。この出力信号
はマルチプレクサのｌ７１１替え、メモリの読み出し書
きこみの制御、出力データ３０２の一部などに用いられ
る。
１４，３２４を入力し、信号３１１，３１５，３１６，
３１７．：３１８ 、３２９を出力する。この出力信号
はマルチプレクサのｌ７１１替え、メモリの読み出し書
きこみの制御、出力データ３０２の一部などに用いられ
る。
マルチプレクサ１０４は信号３２９が１１“のとき信号
３０８を入力として選択し、′０“のとき信号３１２を
入力として選択して信号３３０として出力する。
３０８を入力として選択し、′０“のとき信号３１２を
入力として選択して信号３３０として出力する。
マルチプレクサ１０５は信号３２９が２１″のとき信号
３０４を入力として選択し Ｓｏ“のとき信号３３２を
入力として選択して信号３３１として出力する。
３０４を入力として選択し Ｓｏ“のとき信号３３２を
入力として選択して信号３３１として出力する。
マルチプレクサ１０６は信号３１８が′１“のとき信号
３２６を入力として選択し、１０″のとき信号３０９を
入力として選択し、信号３２８として出力する。
３２６を入力として選択し、１０″のとき信号３０９を
入力として選択し、信号３２８として出力する。
マルチプレクサ１０７は信号３１８が′１“のきき信号
３２５を入力として選択し、′０“のとき値′０“を人
力として選１尺し、信号３２７として出力する。
３２５を入力として選択し、′０“のとき値′０“を人
力として選１尺し、信号３２７として出力する。
パラメータメモリ１０Ｂは入力データ３０１の一部であ
るデータ識別番号３０８をアドレスとしてアクセスさ第
１．、 ２０１〜２０７の各フィールドに分れている。
るデータ識別番号３０８をアドレスとしてアクセスさ第
１．、 ２０１〜２０７の各フィールドに分れている。
フィールド２０１には出力光のモジュール番号が貯えら
れており、本発明の回路で処理さイまた出力データ３（
）２の行く先のモジュールを示している。
れており、本発明の回路で処理さイまた出力データ３（
）２の行く先のモジュールを示している。
フ、ｆ−ルド２０２には生成すべきメモリのアドレス値
が貯えらｎており、最初に初期値３０９がマルチプレク
サ１０６を介して信号３２８となり、セットされる。そ
の後、入力データ３０１が有効である度毎に更新され、
更新値３２６の値がマルチプレクサ１０６を介して−ｉ
ｊ＋きこまれる。フィ・−ルド２０３の読み出しデータ
はメモリへの出力データ３０３の一部のフィールｌ−３
２０を形成する。
が貯えらｎており、最初に初期値３０９がマルチプレク
サ１０６を介して信号３２８となり、セットされる。そ
の後、入力データ３０１が有効である度毎に更新され、
更新値３２６の値がマルチプレクサ１０６を介して−ｉ
ｊ＋きこまれる。フィ・−ルド２０３の読み出しデータ
はメモリへの出力データ３０３の一部のフィールｌ−３
２０を形成する。
フィールド：３０８にはアドレスの増分値が貯えられて
おり、最初に初期値３０９がセットされた後、保持され
、読み出された値３２１は加算器１０９により信号３２
０ 、Ｔｈ加算さｎ１信号３２６となり、フィールド２
０３を更新する。
おり、最初に初期値３０９がセットされた後、保持され
、読み出された値３２１は加算器１０９により信号３２
０ 、Ｔｈ加算さｎ１信号３２６となり、フィールド２
０３を更新する。
フィールド２０５１こけアドレスを発生した個数が貯え
られており、入力データ３０１が有効である度毎に加算
器１１０により′ｌ“を加えられ、信号３２５となり、
マルチプレクサ１０７を介して信号３２７となり更新さ
れる。
られており、入力データ３０１が有効である度毎に加算
器１１０により′ｌ“を加えられ、信号３２５となり、
マルチプレクサ１０７を介して信号３２７となり更新さ
れる。
フィールド２０５の読み出しデータ値３２２はフィール
ド２０Ｇの読み出しデータ値３２３の値と比較器１１１
により比較され、一致した場合には信号３１４を′ｌ“
とじ、一致しない場合には′Ｏ“とする。一致信号３１
４の値は最初にマルチブし・フサ１０７を介して′Ｏ“
がセットさｎ７、一度一致すると、そＯ）後１１“の状
態を保持する。
ド２０Ｇの読み出しデータ値３２３の値と比較器１１１
により比較され、一致した場合には信号３１４を′ｌ“
とじ、一致しない場合には′Ｏ“とする。一致信号３１
４の値は最初にマルチブし・フサ１０７を介して′Ｏ“
がセットさｎ７、一度一致すると、そＯ）後１１“の状
態を保持する。
フィールド２０６にはアドレスを発生するべき個数が最
初に信号３０９Ｇこよりセットされ、その後この値が保
持される。フィールド２０６からの読み出しデータ値３
２３は比較器１１１により信号３２２の値々比較され、
アドレスの発生終了を検出するのに用いられ、る。
初に信号３０９Ｇこよりセットされ、その後この値が保
持される。フィールド２０６からの読み出しデータ値３
２３は比較器１１１により信号３２２の値々比較され、
アドレスの発生終了を検出するのに用いられ、る。
フィールド２０７にはアドレスの発生が終了したかどう
かの状態を保持されており、最初に１０“が１６号３１
９によりセットされ、終了条件を満たした後は′１“と
なる。
かの状態を保持されており、最初に１０“が１６号３１
９によりセットされ、終了条件を満たした後は′１“と
なる。
フィールド２０７の読み出しデータ値３２４が１０“の
ときはアドレスの発生が行われている最中であることを
示し、′１“のときはアドレスの発生が所定個数に達し
終了したことを示す。アドレスの発生が終了した状態で
は入力データ３０１が有効であっても、無視され、アド
レスの発生は行わず、入力データ３０１は消滅する。
ときはアドレスの発生が行われている最中であることを
示し、′１“のときはアドレスの発生が所定個数に達し
終了したことを示す。アドレスの発生が終了した状態で
は入力データ３０１が有効であっても、無視され、アド
レスの発生は行わず、入力データ３０１は消滅する。
加算器１０９は等差数動的な連続アドレスの発生を行う
もので、信号３２０と信号３２１とを加算し、信号３２
６を出力する。
もので、信号３２０と信号３２１とを加算し、信号３２
６を出力する。
加算器１１０はアドレスの発生個数を数えるために用い
られ、信号３２２に１１“を加えて信号３２５を出力す
る。
られ、信号３２２に１１“を加えて信号３２５を出力す
る。
比較器１１１はアドレスの発生の終了を検出するために
、最初にセットされた発生すべき個数３２３と、すでに
発生した個数３２２とを比較し、一致したら信号３１４
を′１“とする。
、最初にセットされた発生すべき個数３２３と、すでに
発生した個数３２２とを比較し、一致したら信号３１４
を′１“とする。
入力データ３０１は入力モジュール番号３０４、テンプ
レートセットフラグ３０７、無効フラグ３１０、入力デ
ータ識別番号３０８、入力データ値３０９のフィールド
により構成される。
レートセットフラグ３０７、無効フラグ３１０、入力デ
ータ識別番号３０８、入力データ値３０９のフィールド
により構成される。
入カモジーール番号３０４の値はレジスタ１０１の値と
比較器１０２により比較され、一致した場合はパラメー
タメモリ１０８のモジー−小番号フィールド２０１の値
を読み出した値３３２をマルチプレクサ１０５を介して
信号３３１（！ニジて次のパイプラインに出力し、一致
しない場合には信号３０４をそのまま信号３３１として
通過させる。
比較器１０２により比較され、一致した場合はパラメー
タメモリ１０８のモジー−小番号フィールド２０１の値
を読み出した値３３２をマルチプレクサ１０５を介して
信号３３１（！ニジて次のパイプラインに出力し、一致
しない場合には信号３０４をそのまま信号３３１として
通過させる。
テンプレートセットフラグ３０７は最初にパラメータメ
モリ１０８に初期値をセットするときに′１“をたて、
それ以降は１０“とする。テンプレートセットフラグ信
号３０７が１１“のときは入力データ値３０９の値とし
てパラメータ値を与え、パラメータメモリ１０８に書き
こむ。
モリ１０８に初期値をセットするときに′１“をたて、
それ以降は１０“とする。テンプレートセットフラグ信
号３０７が１１“のときは入力データ値３０９の値とし
てパラメータ値を与え、パラメータメモリ１０８に書き
こむ。
フィールド３１０は無効フラグであり、その値ｆＪ４′
１“のとき（ま入力データ３０１は意味σ）なＧ）デー
タとして消滅し、１０″のときは有効データとなる。
１“のとき（ま入力データ３０１は意味σ）なＧ）デー
タとして消滅し、１０″のときは有効データとなる。
フィールド３０８は入力データ識別番号であり、パラメ
ータメモリ１０８のアドレスとして用Ｇ）られ。
ータメモリ１０８のアドレスとして用Ｇ）られ。
る。パラメータメモリ１０８は、この識号１１番号値３
０８毎に管理されるので、複数０）相異なるアドレスが
並行して発生できる。
０８毎に管理されるので、複数０）相異なるアドレスが
並行して発生できる。
フィールド３（）９は入力データ値を示しており、メモ
リへの書きこみデータとして用（１られる（ｌ力＼、パ
ラメータメモリ１０８への初期セットデータとしても用
いられる。
リへの書きこみデータとして用（１られる（ｌ力＼、パ
ラメータメモリ１０８への初期セットデータとしても用
いられる。
次段のパイプラインへの出力信号３０２は出力モジュー
ル番号３３１、出力テンプレートセットフラグ３０７、
出力無効フラグ３１１、出力データ識″Ａ１番号３３０
１ 出力データ値３０９０）各フイールドカ）ら構成さ
れる。
ル番号３３１、出力テンプレートセットフラグ３０７、
出力無効フラグ３１１、出力データ識″Ａ１番号３３０
１ 出力データ値３０９０）各フイールドカ）ら構成さ
れる。
メモリへの書きこみデータ３０３は書きこみデータ値３
０９、曹きこみイネーブル信号３１３、書きこみアドレ
ス３２０の各フィールドからなり、３１３信号が′１“
のとき、信号３２０をアドレス値信号３０９をデータ値
としてメモリへ魯きごみ力（行わわる。
０９、曹きこみイネーブル信号３１３、書きこみアドレ
ス３２０の各フィールドからなり、３１３信号が′１“
のとき、信号３２０をアドレス値信号３０９をデータ値
としてメモリへ魯きごみ力（行わわる。
第３図は第２図におけるゲートアレイ１０３０）入出力
論理関係を示す真理ｆｉ＆を示す図であ４ツ、信号３０
６．３０７，３１０，３１４，３２４を入力とし、信号
３１１，３１５゜３１６．３１７，３１８，３２９を出
力さしてＧ）る。入力信号名の下に書いであるのは横−
行がゲートアレイ１０３のタームに相当し ％０“はロ
ーレベル入力 ＄ １７／はハイレベル入力、空欄のと
ころは入力がローレベルでもハイレベルでもどちらでも
よいことを示している。各タームで示される条件の論理
和を満たしたときに出力がノ＼イレベルとなる。
論理関係を示す真理ｆｉ＆を示す図であ４ツ、信号３０
６．３０７，３１０，３１４，３２４を入力とし、信号
３１１，３１５゜３１６．３１７，３１８，３２９を出
力さしてＧ）る。入力信号名の下に書いであるのは横−
行がゲートアレイ１０３のタームに相当し ％０“はロ
ーレベル入力 ＄ １７／はハイレベル入力、空欄のと
ころは入力がローレベルでもハイレベルでもどちらでも
よいことを示している。各タームで示される条件の論理
和を満たしたときに出力がノ＼イレベルとなる。
以上説明したように、本発明は、メモＩＪへθ）曹きこ
みデータによりメモリ０〕読み出しアドレス０）発生を
起動することが可能なようｌこ書きこみデータを次のパ
イプライン段をこ出力するとし）う特徴を有し、データ
フロー処理装置の処理能力に応じてデータの流量を一定
に保つことを可能とし、データフロー処理装置外部での
データ量を制御し、外部データ流のオーバーフローを未
然をこ防ぐ効果をもつ。
みデータによりメモリ０〕読み出しアドレス０）発生を
起動することが可能なようｌこ書きこみデータを次のパ
イプライン段をこ出力するとし）う特徴を有し、データ
フロー処理装置の処理能力に応じてデータの流量を一定
に保つことを可能とし、データフロー処理装置外部での
データ量を制御し、外部データ流のオーバーフローを未
然をこ防ぐ効果をもつ。
第４図は本発明のメモリ書きこみ回路をデータフロー処
理装置に適用したシステムの一例を示す図である。
理装置に適用したシステムの一例を示す図である。
図において、４０１はメモ１．４０２はメモリ読出し回
路、４０３はデータフロー処理装置、４０４は本発明の
メモリ書きこみ回路％ ４１１〜４１６は信号である。
路、４０３はデータフロー処理装置、４０４は本発明の
メモリ書きこみ回路％ ４１１〜４１６は信号である。
４０２〜４０４はパイプライン的に処理され、メモす４
０１は胱出し回路４０２、書込み回路４０４０）両方か
ら同時にアクセスできる２ボートメモリとなっている。
０１は胱出し回路４０２、書込み回路４０４０）両方か
ら同時にアクセスできる２ボートメモリとなっている。
４１３〜４１５の信号線からなるループによりデータ処
理が行わｎ、る。メモＩ Ｗｅ出し回路４０２はメモリ
４０１ヘアドレス４１２を出力し、読み出されたデータ
値４１１を入力し、信号線４１３に出力する。最初の起
動数はデータフロー処理装置４０３の処理能力に見合っ
たデータ数で与えられるが、次の起動はメモｌＪｉ込み
回路４０４からの出力データ４１５により起動される。
理が行わｎ、る。メモＩ Ｗｅ出し回路４０２はメモリ
４０１ヘアドレス４１２を出力し、読み出されたデータ
値４１１を入力し、信号線４１３に出力する。最初の起
動数はデータフロー処理装置４０３の処理能力に見合っ
たデータ数で与えられるが、次の起動はメモｌＪｉ込み
回路４０４からの出力データ４１５により起動される。
データフロー処理装論４０３は入力データ４１３に対し
演算処理を施し、出力テーク４１・１となる。出力デー
タ４１４はメモリ書きこみ回路４０４により信号線４１
６を介してメモＩＪ ４０１に書きこまｎ、る。このと
き人−力データ４１３の数に見合っただけのデータが特
別な識別番号を持ってメモリ書きこみ回路４０４内部で
コピーされ。
演算処理を施し、出力テーク４１・１となる。出力デー
タ４１４はメモリ書きこみ回路４０４により信号線４１
６を介してメモＩＪ ４０１に書きこまｎ、る。このと
き人−力データ４１３の数に見合っただけのデータが特
別な識別番号を持ってメモリ書きこみ回路４０４内部で
コピーされ。
メモリ読み出し回路４０２に信号線４１５を介して出力
され１次のデータの起動に用いられる。メモリ書きこみ
回路内部にあらかじめセットさイ′また数だけの書きこ
みが生じろと、それ以降のデータはコピーされず、メモ
リ４０１への書きこみのみが生じる。
され１次のデータの起動に用いられる。メモリ書きこみ
回路内部にあらかじめセットさイ′また数だけの書きこ
みが生じろと、それ以降のデータはコピーされず、メモ
リ４０１への書きこみのみが生じる。
第１図は本発明のメモリ書込回路のシステムブロック図
、第２図は第１図の詳細なブロック図、第３図は第２図
１こおけるゲートアレイ１０３の入出力論理値を示す図
である。第４図は本発明のメモＩＪ ％）込回路をデー
タフロー処理装ｊ＆）こ適用したシステムの一例を示す
ブロック図である。 図において、１はパラメータメモリ、２は演算部、３は
制御部、１０１はレジスタ、１０２は比較器、１０３は
ゲートアレイ、１０４〜１０７番まマルチプレクサ−０
８はパラメータメモリ、１０９〜１１０（まカロ算゛）
ｉ巳 １１１は比較器、４０１はメモ１．１． ４０２
ｉまメモＩＪ読み１１）シ回路、４０３はデータフロー
処理台３． ４０４はメモリ書きこみ回路である。 第１図 第３図 第４図
、第２図は第１図の詳細なブロック図、第３図は第２図
１こおけるゲートアレイ１０３の入出力論理値を示す図
である。第４図は本発明のメモＩＪ ％）込回路をデー
タフロー処理装ｊ＆）こ適用したシステムの一例を示す
ブロック図である。 図において、１はパラメータメモリ、２は演算部、３は
制御部、１０１はレジスタ、１０２は比較器、１０３は
ゲートアレイ、１０４〜１０７番まマルチプレクサ−０
８はパラメータメモリ、１０９〜１１０（まカロ算゛）
ｉ巳 １１１は比較器、４０１はメモ１．１． ４０２
ｉまメモＩＪ読み１１）シ回路、４０３はデータフロー
処理台３． ４０４はメモリ書きこみ回路である。 第１図 第３図 第４図
Claims (1)
- データフロー処理装置におけるメモリ書込み回路ｌこお
いて、先頭アドレス、アドレス増分値、アドレス発生個
数、データの次の行き先等のパラメータを貯えておくパ
ラメータメモリと、前記パラメータメモリへ入力データ
バスを介して前記パラメータを初期設定する手段と、前
記パラメータメモリからの読み出し値に対し加算、比較
１選択の演算処理を施す演算部と、前記パラメータメモ
リの読み出し値、前記演算処理結果及び入力データを用
い、前記パラメータメモリへ書きこみイネーブル信号を
発生し、パラメータメモリに貯えられているアドレス値
の更新を制御するとともに次段のパイプラインへの出力
データ値、データフロー処理装置における処理対象であ
るデータ値を貯えておくデータメモリへの書きこみアド
レス値、査きこみイネーブル信号及び書きこみデータ値
を生成し、前記データメモリへの書きこみを行うと同時
に次段パイプラインへ、書きこみデータ値と同じものを
前記データメモリへの書きこみが生じる都度、コピーし
て、次の処理の起動データとなる出力データを発生する
制御部とを有することを特徴とするメモリ書込み回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58185397A JPS6077242A (ja) | 1983-10-04 | 1983-10-04 | メモリ書込み回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58185397A JPS6077242A (ja) | 1983-10-04 | 1983-10-04 | メモリ書込み回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6077242A true JPS6077242A (ja) | 1985-05-01 |
| JPH0565910B2 JPH0565910B2 (ja) | 1993-09-20 |
Family
ID=16170083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58185397A Granted JPS6077242A (ja) | 1983-10-04 | 1983-10-04 | メモリ書込み回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6077242A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6285343A (ja) * | 1985-10-09 | 1987-04-18 | Nec Corp | メモリ読み出し回路 |
| JPS63173142A (ja) * | 1987-01-13 | 1988-07-16 | Nec Corp | 終了ト−クン出力回路 |
| JPS63261443A (ja) * | 1987-04-20 | 1988-10-28 | Sanyo Electric Co Ltd | デ−タ記憶装置 |
| JPS63261442A (ja) * | 1987-04-20 | 1988-10-28 | Sanyo Electric Co Ltd | デ−タ記憶装置 |
| JPS63261444A (ja) * | 1987-04-20 | 1988-10-28 | Sanyo Electric Co Ltd | デ−タ記憶装置 |
| JPS63261440A (ja) * | 1987-04-20 | 1988-10-28 | Sanyo Electric Co Ltd | デ−タ記憶装置 |
| JPS63261441A (ja) * | 1987-04-20 | 1988-10-28 | Sanyo Electric Co Ltd | デ−タ記憶装置 |
| JPS63262738A (ja) * | 1987-04-20 | 1988-10-31 | Sanyo Electric Co Ltd | デ−タ記憶装置 |
| JPS63279339A (ja) * | 1987-05-11 | 1988-11-16 | Sanyo Electric Co Ltd | デ−タ記憶装置 |
| JPS63280351A (ja) * | 1987-05-13 | 1988-11-17 | Sanyo Electric Co Ltd | デ−タ記憶装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57139856A (en) * | 1981-02-23 | 1982-08-30 | Nippon Telegr & Teleph Corp <Ntt> | Data driving information processing system |
-
1983
- 1983-10-04 JP JP58185397A patent/JPS6077242A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57139856A (en) * | 1981-02-23 | 1982-08-30 | Nippon Telegr & Teleph Corp <Ntt> | Data driving information processing system |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6285343A (ja) * | 1985-10-09 | 1987-04-18 | Nec Corp | メモリ読み出し回路 |
| JPS63173142A (ja) * | 1987-01-13 | 1988-07-16 | Nec Corp | 終了ト−クン出力回路 |
| JPS63261443A (ja) * | 1987-04-20 | 1988-10-28 | Sanyo Electric Co Ltd | デ−タ記憶装置 |
| JPS63261442A (ja) * | 1987-04-20 | 1988-10-28 | Sanyo Electric Co Ltd | デ−タ記憶装置 |
| JPS63261444A (ja) * | 1987-04-20 | 1988-10-28 | Sanyo Electric Co Ltd | デ−タ記憶装置 |
| JPS63261440A (ja) * | 1987-04-20 | 1988-10-28 | Sanyo Electric Co Ltd | デ−タ記憶装置 |
| JPS63261441A (ja) * | 1987-04-20 | 1988-10-28 | Sanyo Electric Co Ltd | デ−タ記憶装置 |
| JPS63262738A (ja) * | 1987-04-20 | 1988-10-31 | Sanyo Electric Co Ltd | デ−タ記憶装置 |
| JPS63279339A (ja) * | 1987-05-11 | 1988-11-16 | Sanyo Electric Co Ltd | デ−タ記憶装置 |
| JPS63280351A (ja) * | 1987-05-13 | 1988-11-17 | Sanyo Electric Co Ltd | デ−タ記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0565910B2 (ja) | 1993-09-20 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |