JPS63263694A - ダイナミツク型半導体記憶装置 - Google Patents
ダイナミツク型半導体記憶装置Info
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- JPS63263694A JPS63263694A JP62098805A JP9880587A JPS63263694A JP S63263694 A JPS63263694 A JP S63263694A JP 62098805 A JP62098805 A JP 62098805A JP 9880587 A JP9880587 A JP 9880587A JP S63263694 A JPS63263694 A JP S63263694A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ダイナミック型半導体記憶装置に関し、特に
リフレッシュのタイミングを制御する方法に関する。
リフレッシュのタイミングを制御する方法に関する。
従来ダイナミック型半導体記憶装置におけるリフレッシ
ュ制御機能には、大別してリフレッシュ制御端子へのク
ロック入力により、リフレッシュを実行するもの、また
はリフレッシュ制御端子を活性状態に保持しチップ内の
リフレッシュインターバルタイマよりリフレッシュを一
定期間に一度ずつ行うものの２通りがある。後者の場合
にはチップ周辺回路の０ＭＯ３化に加え、本来のリフレ
ッシュ間隔（２５６ＫＤＲＡＭでは２５６ｃｙｃ １
ｅ／４ｒｎｓ、ＩＭＤＲＡＭでは５１２ｃｙｃｌｅ／８
ｍｓである）を数倍にのばし、リフレッシュ期間の平均
電流を低く抑えたことを特徴とするＣＭＯＳダイナミッ
ク型半導体記憶素子が製品化されている（一般にこのよ
うなリフレッシュ方法をセルリフレッシュモードと呼ん
でいる。） 〔発明が解決しようとする問題点〕 上述の従来技術ではメモリ容量が増加するに従いリフレ
ッシュ期間がのびていること（このため、セルフリフレ
ッシュ時はさらに、長い保持時間が必要となる。）、ま
た一般にこの保持時間は、セル単体依存となっており、
たとえばセルアレイの中に通常の保持時間に比べて１／
２゜１／３の実力しかないセルが存在する場合には予め
つくり込まれたリフレッシュインターバルではリフレッ
シュ自体が不可能となり不良品になってしまうことにな
る。
ュ制御機能には、大別してリフレッシュ制御端子へのク
ロック入力により、リフレッシュを実行するもの、また
はリフレッシュ制御端子を活性状態に保持しチップ内の
リフレッシュインターバルタイマよりリフレッシュを一
定期間に一度ずつ行うものの２通りがある。後者の場合
にはチップ周辺回路の０ＭＯ３化に加え、本来のリフレ
ッシュ間隔（２５６ＫＤＲＡＭでは２５６ｃｙｃ １
ｅ／４ｒｎｓ、ＩＭＤＲＡＭでは５１２ｃｙｃｌｅ／８
ｍｓである）を数倍にのばし、リフレッシュ期間の平均
電流を低く抑えたことを特徴とするＣＭＯＳダイナミッ
ク型半導体記憶素子が製品化されている（一般にこのよ
うなリフレッシュ方法をセルリフレッシュモードと呼ん
でいる。） 〔発明が解決しようとする問題点〕 上述の従来技術ではメモリ容量が増加するに従いリフレ
ッシュ期間がのびていること（このため、セルフリフレ
ッシュ時はさらに、長い保持時間が必要となる。）、ま
た一般にこの保持時間は、セル単体依存となっており、
たとえばセルアレイの中に通常の保持時間に比べて１／
２゜１／３の実力しかないセルが存在する場合には予め
つくり込まれたリフレッシュインターバルではリフレッ
シュ自体が不可能となり不良品になってしまうことにな
る。
したたがって上記の従来方式では本来のメモリセルの実
力を有効にいかしきれず製品自体の歩留りを低下させる
ことがさけられないという欠点があった。
力を有効にいかしきれず製品自体の歩留りを低下させる
ことがさけられないという欠点があった。
本発明が解決しようとする問題点、すなわち本発明の目
的はリフレッシュのタイミングを制御する手段を設ける
ことによって上記の欠点を改善したダイナミック型半導
体記憶装置を提供することにある。
的はリフレッシュのタイミングを制御する手段を設ける
ことによって上記の欠点を改善したダイナミック型半導
体記憶装置を提供することにある。
上述した従来技術に対し、本発明は保持特性のあるセル
を有するダイナミック型半導体記憶装置においてもセル
フリフレッシュ時のリフレッシュ回数を最も効果的に少
なくし、かつ消費電力を低く抑えることが可能となると
いう独創的内容を有する。
を有するダイナミック型半導体記憶装置においてもセル
フリフレッシュ時のリフレッシュ回数を最も効果的に少
なくし、かつ消費電力を低く抑えることが可能となると
いう独創的内容を有する。
本発明のダイナミック型半導体記憶装置は、リフレッシ
ュ信号を活性化することによりリフレッシュアドレスを
出力するリフレッシュアドレスカウンタと、リフレッシ
ュ時に特定のワード線を選択する行アドレスを出力する
リフレッシュアドレス発生回路と、前記行アドレス上の
保持時間の短いセルにおけるリフレッシュ周期および正
常な保持時間を有するメモリセルをリフレッシュするた
めのリフレッシュ周期を計時するタイマと、通常のリフ
レッシュ周期でのリフレッシュに加え前記保持時間の短
いセルをリフレッシュするのに必要な周期を計時した場
合には前記リフ・レッシュアドレス発・主回路よりのア
ドレスを用いて優先的にリフレッシュを行うリフレッシ
ュ制御回路とを有して構成される。
ュ信号を活性化することによりリフレッシュアドレスを
出力するリフレッシュアドレスカウンタと、リフレッシ
ュ時に特定のワード線を選択する行アドレスを出力する
リフレッシュアドレス発生回路と、前記行アドレス上の
保持時間の短いセルにおけるリフレッシュ周期および正
常な保持時間を有するメモリセルをリフレッシュするた
めのリフレッシュ周期を計時するタイマと、通常のリフ
レッシュ周期でのリフレッシュに加え前記保持時間の短
いセルをリフレッシュするのに必要な周期を計時した場
合には前記リフ・レッシュアドレス発・主回路よりのア
ドレスを用いて優先的にリフレッシュを行うリフレッシ
ュ制御回路とを有して構成される。
次に本発明について図面を参照して説明する第１図は本
発明の一実施例を示すブロック図であり、２５６にダイ
ナミックＲＡＭを基本としている。また第２図はその動
作タイミング図である。
発明の一実施例を示すブロック図であり、２５６にダイ
ナミックＲＡＭを基本としている。また第２図はその動
作タイミング図である。
図において１はリフレッシュ制御回路であり、リフレッ
シュ制御入力がなされた場合に活性化される。２はリフ
レッシュアドレスカウンタであり、セルフリフレッシュ
時に保持時間の少ないメモリセルを含むワード線Ｗｉ９
のアドレス以外のアドレス（リフレッシュアドレス）を
出力する。
シュ制御入力がなされた場合に活性化される。２はリフ
レッシュアドレスカウンタであり、セルフリフレッシュ
時に保持時間の少ないメモリセルを含むワード線Ｗｉ９
のアドレス以外のアドレス（リフレッシュアドレス）を
出力する。
３はワード線Ｗｉ９を選択するアドレスを予めチップ製
造時にプログラムしたアドレスジェネレータである。４
はリフレッシュインターバルタイマであり、拡張された
リフレッシュ間隔Ｔｌ （各々のワード線を選択する平
均間隔であり、したがって各々のワード線は２５６にで
はＴｘ２５６時間に１回選択されることになる。）の計
時と前記ワード線Ｗ１を選択する時間Ｔ２ （２５６に
では４ｍ５）の計時を行う。
造時にプログラムしたアドレスジェネレータである。４
はリフレッシュインターバルタイマであり、拡張された
リフレッシュ間隔Ｔｌ （各々のワード線を選択する平
均間隔であり、したがって各々のワード線は２５６にで
はＴｘ２５６時間に１回選択されることになる。）の計
時と前記ワード線Ｗ１を選択する時間Ｔ２ （２５６に
では４ｍ５）の計時を行う。
５は行アドレスバッファ・デコーダであり、外部アドレ
ス（一般にはリード／ライト用アドレス）、あるいは、
リフレッシュアドレスカウンタやアドレスジェネレータ
からのアドレスを入力し、該当のワード線を選択する。
ス（一般にはリード／ライト用アドレス）、あるいは、
リフレッシュアドレスカウンタやアドレスジェネレータ
からのアドレスを入力し、該当のワード線を選択する。
６はメモリセルアレイである。７はセンスアンプであり
、各々のメモリセルデータの増幅を行う、８は列バッフ
ァ・デコーダであり、リード／ライト動作の際すでに選
択されたワード線上の該当するメモリセルを選択する。
、各々のメモリセルデータの増幅を行う、８は列バッフ
ァ・デコーダであり、リード／ライト動作の際すでに選
択されたワード線上の該当するメモリセルを選択する。
９は保持時間の少ないメモリセルを含むワード線Ｗｉで
ある。
ある。
次に上記のダイナミック型半導体記憶装置の動作につい
て説明する。まず、リフレッシュ入力がなされるとリフ
レッシュ制御回路１は活性化し、この出力によりリフレ
ッシュアドレスカウンタ２、アドレスジェネレータ３、
およびタイマ４が活性化される。
て説明する。まず、リフレッシュ入力がなされるとリフ
レッシュ制御回路１は活性化し、この出力によりリフレ
ッシュアドレスカウンタ２、アドレスジェネレータ３、
およびタイマ４が活性化される。
タイマ４は拡張されたリフレッシュ間隔Ｔ、及び拡張前
リフレッシュ間隔Ｔ２を計時し、Ｔ、出力がなされない
場合、Ｔ１の間隔で正常な保持時間有するメモリセルの
みを含むワード線を選択させるためのタイミングをリフ
レッシュ制御回路へ出力する。
リフレッシュ間隔Ｔ２を計時し、Ｔ、出力がなされない
場合、Ｔ１の間隔で正常な保持時間有するメモリセルの
みを含むワード線を選択させるためのタイミングをリフ
レッシュ制御回路へ出力する。
このタイミング出力Ｔ１を受はリフレッシュ制御回路１
は、リフレッシュアドレスカウンタ２を活性化し、リフ
レッシュ間隔ＴｓでＡ、Ａ＋１゜Ａ＋２とインクリメン
トされたリフレッシュアドレスを出力させリフレッシュ
を実行させる。一方、アドレスジェネレータ３は非活性
とする制御を行う。
は、リフレッシュアドレスカウンタ２を活性化し、リフ
レッシュ間隔ＴｓでＡ、Ａ＋１゜Ａ＋２とインクリメン
トされたリフレッシュアドレスを出力させリフレッシュ
を実行させる。一方、アドレスジェネレータ３は非活性
とする制御を行う。
次に拡張前リフレッシュ期間Ｔ２どなった場合、タイマ
４は、リフレッシュ制御回路１へ保持時間の小さいセル
を含むワード線Ｗｉのリフレッシュを行うためのタイミ
ング出力Ｔ２を行う。
４は、リフレッシュ制御回路１へ保持時間の小さいセル
を含むワード線Ｗｉのリフレッシュを行うためのタイミ
ング出力Ｔ２を行う。
この出力Ｔ２を受はリフレッシュ制御回路１はリフレッ
シュアドレスカウンタ２を非活性とし、すでにプログラ
ムされているアドレスジェネレータ３のアドレスを行ア
ドレスバッファ・デコーダ５へ入力してリフレッシュを
行う。
シュアドレスカウンタ２を非活性とし、すでにプログラ
ムされているアドレスジェネレータ３のアドレスを行ア
ドレスバッファ・デコーダ５へ入力してリフレッシュを
行う。
このリフレッシュ終了後、タイマ４は拡張されたリフレ
ッシュ間隔Ｔ１での定期的なリフレッシュタイミング出
力を再開する。
ッシュ間隔Ｔ１での定期的なリフレッシュタイミング出
力を再開する。
リフレッシュ制御回路１はリフレッシュ信号が活性であ
る限り、前記動作を継続して制御する。
る限り、前記動作を継続して制御する。
以上説明した様に、本発明によれば保持特性の劣るメモ
リセルを有するワード線のリフレッシュを効果的に実行
でき、かつリフレッシュ自体の回数が最小限ですむので
、消費電力を低くおさえることが可能となる。また製品
自体の歩留りを向上させる効果もある。
リセルを有するワード線のリフレッシュを効果的に実行
でき、かつリフレッシュ自体の回数が最小限ですむので
、消費電力を低くおさえることが可能となる。また製品
自体の歩留りを向上させる効果もある。
第１図は本発明の一実施例を示すブロック図、第２図は
タイミング図である。 １・・・リフレッシュ制御回路、２・・・リフレッシュ
アドレスカウンタ、３・・・アドレスジェネレータ、４
・・・タイマ、５・・・行アドレスバッファ・デコーダ
、６・・・メモリセルアレイ、７・・・センスアンプ、
８・・・列アドレスバッファ・デコーダ、９・・・保持
特性の劣るセルを有するワード線Ｗｉ。
タイミング図である。 １・・・リフレッシュ制御回路、２・・・リフレッシュ
アドレスカウンタ、３・・・アドレスジェネレータ、４
・・・タイマ、５・・・行アドレスバッファ・デコーダ
、６・・・メモリセルアレイ、７・・・センスアンプ、
８・・・列アドレスバッファ・デコーダ、９・・・保持
特性の劣るセルを有するワード線Ｗｉ。
Claims (1)
- リフレッシュ信号を活性化することによりリフレッシュ
アドレスを出力するリフレッシュアドレスカウンタと、
リフレッシュ時に特定のワード線を選択する行アドレス
を出力するリフレッシュアドレス発生回路と、前記行ア
ドレス上の保持時間の短いセルにおけるリフレッシュ周
期および正常な保持時間を有するメモリセルをリフレッ
シュするためのリフレッシュ周期を計時するタイマと、
通常のリフレッシュ周期でのリフレッシュに加え前記保
持時間の短いセルをリフレッシュするのに必要な周期を
計時した場合には前記リフレッシュアドレス発生回路よ
りのアドレスを用いて優先的にリフレッシュを行うリフ
レッシュ制御回路とを有することを特徴とするダイナミ
ック型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62098805A JPS63263694A (ja) | 1987-04-21 | 1987-04-21 | ダイナミツク型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62098805A JPS63263694A (ja) | 1987-04-21 | 1987-04-21 | ダイナミツク型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63263694A true JPS63263694A (ja) | 1988-10-31 |
Family
ID=14229556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62098805A Pending JPS63263694A (ja) | 1987-04-21 | 1987-04-21 | ダイナミツク型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63263694A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61217988A (ja) * | 1985-03-25 | 1986-09-27 | Hitachi Ltd | ダイナミツク型ｒａｍ |
-
1987
- 1987-04-21 JP JP62098805A patent/JPS63263694A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61217988A (ja) * | 1985-03-25 | 1986-09-27 | Hitachi Ltd | ダイナミツク型ｒａｍ |
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