JPH0311033B2 - - Google Patents

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JPH0311033B2
JPH0311033B2 JP58035331A JP3533183A JPH0311033B2 JP H0311033 B2 JPH0311033 B2 JP H0311033B2 JP 58035331 A JP58035331 A JP 58035331A JP 3533183 A JP3533183 A JP 3533183A JP H0311033 B2 JPH0311033 B2 JP H0311033B2
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JP
Japan
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refresh
oscillator
substrate voltage
voltage generation
generation circuit
Prior art date
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JP58035331A
Other languages
English (en)
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JPS59162690A (ja
Inventor
Kazuo Nakaizumi
Yasaburo Inagaki
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NEC Corp
Original Assignee
Nippon Electric Co Ltd
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Publication date
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Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
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Priority to EP84102179A priority patent/EP0118108B1/en
Priority to DE8484102179T priority patent/DE3484518D1/de
Priority to US06/585,656 priority patent/US4616346A/en
Publication of JPS59162690A publication Critical patent/JPS59162690A/ja
Publication of JPH0311033B2 publication Critical patent/JPH0311033B2/ja
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Description

【発明の詳細な説明】 本発明は半導体メモリ、特に外部入力リフレツ
シユ・コントロール・クロツクの活性化により、
タイマーを有する内部リフレツシユ・コントロー
ル回路が作動し、メモリセルが自動的にリフレツ
シユされる機能を有するダイナミツク・ランダ
ム・アクセス・メモリ（以下DRAMという）か
らなる半導体メモリに関する。
かかるDRAMは、擬似スタテイツクRAM（以
下PSRAMという）と呼ばれるもので一定の周期
（通常2msec）でデータのリフレツシユが必要な
ため、オートリフレツシユモード（以下ATRF
モードという）時の消費電力が大きいという欠点
を改善したものである。
第１図はPSRAMの構成を説明するためのブロ
ツク図である。メモリセル１、行アドレス・デコ
ーダ２、列アドレス・デコーダ３、内部クロツク
発生器４、基板電圧発生器用オシレータ５、基板
電圧発生器６、内部リフレツシユ・コントロール
回路７とを含んでいる。又、内部リフレツシユ・
コントロール回路７は、外部リフレツシユ・コン
トロール・クロツク入力端子８、自動リフレツシ
ユ・タイマー９、リフレツシユクロツク発生器１
０、リフレツシユ・アドレス・カウンタ１１とを
含んでいる。
次に第２図に示すタイミングチヤート図を参照
して、このPSRAMの特徴である自動リフレツシ
ユモード（以下ATRFモードという）について
説明する。
端子８に入力される外部リフレツシユ・コント
ロール・クロツクがある一定時間（たとえ
ば16μsec）以上活性化（ローレベル）されると、
自動リフレツシユ・タイマー９が動作を開始し、
自動リフレツシユ信号ATRFを発生する。信号
ATRFを受けてリフレツシユ・クロツク発生器
１０及びリフレツシユ・アドレス・カウンタ１１
を介して内部リフレツシユが行われる。内部リフ
レツシユ動作が終了して自動的にプリチヤージ状
態に戻ると、タイマー９が作動し、全メモリセル
を自動的にリフレツシユするに必要な時間隔（タ
イマー９の動作周期となる）たとえば最悪
2mcec／128＝15.625μsecをカウントする。この
時間が経過するとタイマー９はATRF信号を出
力し、次のアドレスの内部リフレツシユを始動さ
せる。リフレツシユ動作期間中にタイマー９はリ
セツトされ、リフレツシユ動作が終了してプリチ
ヤージ状態に移行するとサイクルと計時を再び始
める。このようにが活性化されている限
り、全メモリセルのリフレツシユが遂次自動的に
繰返される。
以上説明したように従来のPSRAMでは、自動
リフレツシユ・タイマー９の動作周期は最悪仕様
で定められたリフレツシユ周期たとえば2mcec／
128＝15.625μsecとなるよう設定されていた。と
ころがこのATRFモードは外部クロツクによる
リフレツシユ時に比べ、消費電力の低減にはほと
んど効果がなかつた。
一方DRAMの実際の保持時間は室温で1sec以
上あり、ATRFモード時のリフレツシユ周期を
長くし、消費電力を低減させることが可能である
が、電池駆動するにはまだ消費電力が大きいとい
う欠点があつた。
本発明の目的はATRFモード時の消費電力を
さらに低減させる手法を提供することにある。
本発明はアクセス動作時とATRFモード時と
で発振回路の発振周波数を異ならせたことを特徴
とする。
以下本発明について図面を用いて詳細に説明す
る。DRAMは最小動作周期は、たとえば270nsec
であり、このときの基板電流は数10μAと大きい
ので基板電圧発生回路はこの基板電流と吸収でき
る能力をもたせる必要がある。ところがATRF
モードではリフレツシユ周期は15.625μsec又はそ
れ以上であるため、基板電流は1μA以下になるの
で基板電圧発生回路の能力を下げることができ、
基板電圧発生回路で消費される電力を大幅に下げ
ることが可能になる。
本発明の第１の実施例を第３図に示す。第３図
はインバータ（ＮチヤネルMOSトランジスタ）
３段で構成された基板電圧発生回路用オシレータ
と基板電圧発生回路及びタイマーを示す。
ATRFモード時にはスイツチング手段を介して
インバータの負荷をを大きくし、オシレータの発
振周期を長くして基板電圧発生回路で消費する電
力を小さくしている。
第４図は第２実施例であり、インバータ及びス
イツチング手段をCMOSトランジスタで構成し
た例を示す。
第５図は第３の実施例であり、基板電圧発生回
路用オシレータとして高速オシレータ２１と低速
オシレータ２２とを設け、基板電圧発生回路及び
タイマーへはアクテイブ時に高速オシレータ２１
が一方ATRFモード時に低速オシレータ２２が
接続されるようスイツチング手段を設けたもので
ある。さらにATRFモード時にはオシレータ２
１のパワーを切る手段が設けられている。
第６図にATRFモード時ＮチヤネルMOSトラ
ンジスタで構成された高速オシレータ２１のパワ
ーを切る他の実施例を示す。
第７図は第４の実施例であり、第５図の高速オ
シレータ２１、及び低速オシレータをCMOSト
ランジスタで構成した例を示す。
第８図にATRFモード時CMOSトランジスタ
で構成された高速オシレータ２１のパワーを切る
他の実施例を示す。
【図面の簡単な説明】
第１図はPSRAMの構成を説明するためのブロ
ツク図、第２図はオートリフレツシユモードを説
明するタイミングチヤート図、第３図、４図は本
発明の一実施例を示す図、第５図、７図は本発明
の他の実施例を示す図、第６図、８図は高速オシ
レータの他の実施例を示す図である。 １……メモリセルアレイ、２……行アドレスデ
コーダ、３……列アドレスデコーダ、４……内部
クロツク発生器、５……オシレータ、６……基板
電圧発生器、７……内部リフレツシユコントロー
ル回路、８……外部リフレツシユコントロールク
ロツク入力端子、９……自動リフレツシユタイ
マ、１０……リフレツシユクロツク発生器、１１
……リフレツシユアドレスカウンタ、５１……高
速オシレータ、５２……低速オシレータ。

Claims (1)

  1. 【特許請求の範囲】 １ オートリフレツシユ回路を内蔵した擬似スタ
    テイツクメモリにおいて第１の周波数の第１の発
    振出力を発生する第１のオシレータと、前記第１
    の周波数よりも周波数の低い第２の周波数の第２
    の発振出力を発生する第２のオシレータと、基板
    電圧発生回路と、オートリフレツシユ時に前記第
    ２の発振出力を前記基板電圧発生回路に印加し、
    アクテイブ時に前記第１の発振出力を前記基板電
    圧発生回路に印加する印加手段とを有することを
    特徴とする擬似スタテイツクメモリ。 ２ 前記第１のオシレータは前記印加手段が前記
    第１の発振出力を前記基板電圧発生回路に印加し
    ていない時は非動作状態とされていることを特徴
    とする特許請求の範囲第１項に記載の擬似スタテ
    イツクメモリ。
JP58035331A 1983-03-04 1983-03-04 擬似スタテイツクメモリ Granted JPS59162690A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP58035331A JPS59162690A (ja) 1983-03-04 1983-03-04 擬似スタテイツクメモリ
EP84102179A EP0118108B1 (en) 1983-03-04 1984-03-01 Random access memory having active and standby modes
DE8484102179T DE3484518D1 (de) 1983-03-04 1984-03-01 Speicher mit wahlfreiem zugriff mit aktiv- und bereitschaftsbetrieb.
US06/585,656 US4616346A (en) 1983-03-04 1984-03-02 Random access memory capable of varying a frequency in active and standby modes

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58035331A JPS59162690A (ja) 1983-03-04 1983-03-04 擬似スタテイツクメモリ

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Publication Number Publication Date
JPS59162690A JPS59162690A (ja) 1984-09-13
JPH0311033B2 true JPH0311033B2 (ja) 1991-02-15

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ID=12438843

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JP58035331A Granted JPS59162690A (ja) 1983-03-04 1983-03-04 擬似スタテイツクメモリ

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US (1) US4616346A (ja)
EP (1) EP0118108B1 (ja)
JP (1) JPS59162690A (ja)
DE (1) DE3484518D1 (ja)

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