JPS63263769A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63263769A JPS63263769A JP62097338A JP9733887A JPS63263769A JP S63263769 A JPS63263769 A JP S63263769A JP 62097338 A JP62097338 A JP 62097338A JP 9733887 A JP9733887 A JP 9733887A JP S63263769 A JPS63263769 A JP S63263769A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/104—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices having particular shapes of the bodies at or near reverse-biased junctions, e.g. having bevels or moats
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- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
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- H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
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- H10D62/393—Body regions of DMOS transistors or IGBTs
Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は選択酸化によるフィールド酸化膜を有する縦形
の高耐圧ＭＯＳＦＥＴ構造に関する。
の高耐圧ＭＯＳＦＥＴ構造に関する。
縦形の高耐圧パワーＭＯＳＦＥＴについては、■工業調
査会１９８１年９月発行電子材料ｐ４２〜４８に記載さ
れている。第３図はｎチャネル縦形ＤＳＡパワーＭＯＳ
ＦＥＴ一つのセルの断面構造を示すものである。１は基
体となるｎ型Ｓｉ基板、２はドレイン電極旧の設けられ
るｎ＋拡散層である。３はチャネル部をつくるｐ領域、
４はソースとなるｎ＋領領域ある。５はうすいＳｉｎ、
からなるゲート絶縁膜、６はポリＳｉよりなるゲート電
極、７はＡ１よりなるソース電極でその端部８はゲート
電極の上を延在しフィールドプレートとなる。９はｐ層
からなるウェルである。１１はフィールド酸化膜である
。
査会１９８１年９月発行電子材料ｐ４２〜４８に記載さ
れている。第３図はｎチャネル縦形ＤＳＡパワーＭＯＳ
ＦＥＴ一つのセルの断面構造を示すものである。１は基
体となるｎ型Ｓｉ基板、２はドレイン電極旧の設けられ
るｎ＋拡散層である。３はチャネル部をつくるｐ領域、
４はソースとなるｎ＋領領域ある。５はうすいＳｉｎ、
からなるゲート絶縁膜、６はポリＳｉよりなるゲート電
極、７はＡ１よりなるソース電極でその端部８はゲート
電極の上を延在しフィールドプレートとなる。９はｐ層
からなるウェルである。１１はフィールド酸化膜である
。
縦形ＤＳＡ構造はゲートをマスクに二重拡散によりチャ
ネルを形成するもので、同一の拡散層よりチャネル形成
用不純物拡散（ｐ領域）と、ソース形成用の不純物拡散
（ｎ＋領領域を行っているのが特徴である。チャネル長
はｐ層とｎ＋層の拡散深さの差で決っているので、数μ
ｍ以下のきわめて短いチャネル長のＭＯＳＦＥＴを形成
することができる。
ネルを形成するもので、同一の拡散層よりチャネル形成
用不純物拡散（ｐ領域）と、ソース形成用の不純物拡散
（ｎ＋領領域を行っているのが特徴である。チャネル長
はｐ層とｎ＋層の拡散深さの差で決っているので、数μ
ｍ以下のきわめて短いチャネル長のＭＯＳＦＥＴを形成
することができる。
ところで、パワーＭＯＳＦＥＴの−そうの高性能化のた
めに、ユニットセルの微細化が必要とされている。この
微細化にあたって、中心領域ではセルのパターンの微細
化による横方向のスケールダウン及びゲート酸化膜、ポ
リＳｉ膜、Ａ！膜の薄膜化による縦方向のスケールダウ
ンは比較的容易に実現できるが、周辺領域ではフィール
ド酸化膜の薄膜化は耐圧上問題がある。すなわち、周辺
部においては、従来は表面酸化でつけた５ｉＯｚ＠をそ
のまま残存させるプレーナ構造が採用されており、第３
図に示すようにユニットセル周辺の基板表面に設けたｐ
ウェル９がフィールド酸化膜１１下に終端部Ｚを有し、
ＭＯＳＦＥＴ動作時にこのｐフェル終端まで空乏層１２
が延び、ここに電界集中するため、この部分の酸化膜を
十分に厚（して耐圧を確保することが必要である。しか
し、この酸化膜１１はプレーナ構造であることにより、
これをあまり厚くすると、たとえばゲート酸化膜とフィ
ールド酸化膜との間での段差が太き（なり、その上に延
在させるＡＡ膜からなる配線の段切れα謙のおそれがあ
った。
めに、ユニットセルの微細化が必要とされている。この
微細化にあたって、中心領域ではセルのパターンの微細
化による横方向のスケールダウン及びゲート酸化膜、ポ
リＳｉ膜、Ａ！膜の薄膜化による縦方向のスケールダウ
ンは比較的容易に実現できるが、周辺領域ではフィール
ド酸化膜の薄膜化は耐圧上問題がある。すなわち、周辺
部においては、従来は表面酸化でつけた５ｉＯｚ＠をそ
のまま残存させるプレーナ構造が採用されており、第３
図に示すようにユニットセル周辺の基板表面に設けたｐ
ウェル９がフィールド酸化膜１１下に終端部Ｚを有し、
ＭＯＳＦＥＴ動作時にこのｐフェル終端まで空乏層１２
が延び、ここに電界集中するため、この部分の酸化膜を
十分に厚（して耐圧を確保することが必要である。しか
し、この酸化膜１１はプレーナ構造であることにより、
これをあまり厚くすると、たとえばゲート酸化膜とフィ
ールド酸化膜との間での段差が太き（なり、その上に延
在させるＡＡ膜からなる配線の段切れα謙のおそれがあ
った。
本発明は上記した点を考慮してなされたものである。す
なわち本発明の目的とするところは、パワーＭＯＳＦＥ
Ｔの高性能化にあたって、周辺部の耐圧を低下させるこ
となく、かつ表面の平坦化を確保し、製品の信頼性を向
上させることにある。
なわち本発明の目的とするところは、パワーＭＯＳＦＥ
Ｔの高性能化にあたって、周辺部の耐圧を低下させるこ
となく、かつ表面の平坦化を確保し、製品の信頼性を向
上させることにある。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。
を簡単に説明すれば下記のとおりである。
すなわち、半導体基体の一表面において、中心部には縦
形ＭＯＳＦＥＴのユニットセルが形成され、このユニッ
トセルな囲む周辺部には選択酸化により基体内に埋め込
まれた酸化膜が形成されているものである。
形ＭＯＳＦＥＴのユニットセルが形成され、このユニッ
トセルな囲む周辺部には選択酸化により基体内に埋め込
まれた酸化膜が形成されているものである。
上記した手段によれば、選択酸化による酸化膜は全体と
して充分に厚いことＫより耐圧が得られ、しかも表面を
確保でき前記目的を達成できる。
して充分に厚いことＫより耐圧が得られ、しかも表面を
確保でき前記目的を達成できる。
第１図は本発明の一実施例を示すものであって、縦形Ｍ
ＯＳＦＥＴの形成された半導体装置の周辺部の一部断面
図である。同図において、■はユニットセル部で、縦形
ＭＯＳＦＥＴの一部が示される。こ（７）ＭＯＳＦＥＴ
の構造は第３図で既に説明したものと全く同じであり、
第３図と共通の構成部分に対して同一の指示番号記号を
与えである。
ＯＳＦＥＴの形成された半導体装置の周辺部の一部断面
図である。同図において、■はユニットセル部で、縦形
ＭＯＳＦＥＴの一部が示される。こ（７）ＭＯＳＦＥＴ
の構造は第３図で既に説明したものと全く同じであり、
第３図と共通の構成部分に対して同一の指示番号記号を
与えである。
■は周辺部であって、第３図におけるプレーナ構造のフ
ィールド酸化膜１１に対応する部分１４は選択酸化技術
により基体内に一部が埋め込まれるように形成した酸化
膜、いわゆる“ＬＯＧＯ８構造”を有するＳｉｎ、膜Ｉ
である。ユニットセル部周辺のｐ層からなるウェル９の
ｐｎ接合は上記のＬＯＣＯ８酸化膜１４の直下に終端部
Ｚを有する。
ィールド酸化膜１１に対応する部分１４は選択酸化技術
により基体内に一部が埋め込まれるように形成した酸化
膜、いわゆる“ＬＯＧＯ８構造”を有するＳｉｎ、膜Ｉ
である。ユニットセル部周辺のｐ層からなるウェル９の
ｐｎ接合は上記のＬＯＣＯ８酸化膜１４の直下に終端部
Ｚを有する。
このような縦形ＭＯＳＦＥＴユニットセルと周辺ＬＯＧ
Ｏ８構造を有する半導体装置を製造するにあたっては、
例えば下記のようなプロセスに従う。
Ｏ８構造を有する半導体装置を製造するにあたっては、
例えば下記のようなプロセスに従う。
（１１ｎ型Ｓｉ基板１を用意。ドレインｎ＋層２形成。
（２１ｐ型ウェル３，９の形成。（例えば、ボロンの）
を選択的にイオン打ち込みする） １３１ ＳＩＯ，膜、Ｓｉ３Ｎ、膜よりなるマスクの
形成。
を選択的にイオン打ち込みする） １３１ ＳＩＯ，膜、Ｓｉ３Ｎ、膜よりなるマスクの
形成。
（４１Ｌ ＯＣＯＳ酸化膜１４の形成。
（５） ゲートのためのＳｉｎ、膜５形成。
（６１ポリＳｉゲート６形成。
（７）ゲートをマスクにチャネ／Ｌ／ｐ層３ａ・ソース
ｎ＋層４のセルファライン拡散。
ｎ＋層４のセルファライン拡散。
（８１ＰＳＧＩ［１５デボジシ目ン・コンタクトホトエ
ッチ。
ッチ。
（υ） ＡＪスパッタ・パターニングによる電極７゜８
形成。
形成。
Ｍ２図は完成した半導体チップの全体平面図を示し、■
は縦形ＭＯＳＦＥＴのユニットセル部、■は！を取り囲
み、ＬＯＣＯ８酸化膜な有する周辺部である。
は縦形ＭＯＳＦＥＴのユニットセル部、■は！を取り囲
み、ＬＯＣＯ８酸化膜な有する周辺部である。
上記実施膜から得られる作用効果は下記のとおりである
。
。
（１） プレーナ構造のフィールド酸化膜ａυは半導
体基板の熱処理工程で基板表面に厚（形成され、第４図
囚に示すようＫさらにその上にＣＶＤ法によるＰＳＧ膜
１膜製５積することで、基板面からの厚さｄ、は１．５
〜２．０μｍ程度となる。これに対してＬＯＣＯ８酸化
膜は酸化性雰囲気中での比較的低温酸化により第４図（
８）に示すように基板内部に埋め込まれるように形成さ
れ、酸化膜１４の厚さｄ２が０．９μ【ｎであっても、
基板より上の高さｄ、は０．４μｍ程度で、この上にＰ
ＳＧ膜１膜製５積しても１．０μｍ程にしかならない。
体基板の熱処理工程で基板表面に厚（形成され、第４図
囚に示すようＫさらにその上にＣＶＤ法によるＰＳＧ膜
１膜製５積することで、基板面からの厚さｄ、は１．５
〜２．０μｍ程度となる。これに対してＬＯＣＯ８酸化
膜は酸化性雰囲気中での比較的低温酸化により第４図（
８）に示すように基板内部に埋め込まれるように形成さ
れ、酸化膜１４の厚さｄ２が０．９μ【ｎであっても、
基板より上の高さｄ、は０．４μｍ程度で、この上にＰ
ＳＧ膜１膜製５積しても１．０μｍ程にしかならない。
、（２）上記（１１によってＬＯＣＯ８酸化膜の場合表
面段差が低減され、この上に形成されるＡａ配線等の段
切れが防止される。
面段差が低減され、この上に形成されるＡａ配線等の段
切れが防止される。
（３）周辺部での酸化膜厚自体は十分に厚く形成できる
から、この膜直下でｐｎ接合が終端するｐウェル周辺で
の電界が緩和され耐圧が確保できる（４） 縦方向の
スケールダウンと同時に横方向のスケールダウンが可能
となり、たとえば従来のゲート長５μｍが周辺をＬＯＣ
Ｏ８化することにより２〜３μｍあるいはそれ以下に徹
細化することができ、パワーＭＯＳＦＥＴの冒性能化（
低抵抗化）が央現する。
から、この膜直下でｐｎ接合が終端するｐウェル周辺で
の電界が緩和され耐圧が確保できる（４） 縦方向の
スケールダウンと同時に横方向のスケールダウンが可能
となり、たとえば従来のゲート長５μｍが周辺をＬＯＣ
Ｏ８化することにより２〜３μｍあるいはそれ以下に徹
細化することができ、パワーＭＯＳＦＥＴの冒性能化（
低抵抗化）が央現する。
（５１１Ｃのプロセスの標準化が可能となり、パワーＭ
Ｏ５内蔵ＩＣ化が容易となった。
Ｏ５内蔵ＩＣ化が容易となった。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが１本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能である。
具体的に説明したが１本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能である。
例えば１本発明は、第５図に示すように、周辺部に、ｐ
型拡散層（フィールドミツティングリング）１０を形成
してもよい。この場合、前記ｐ型拡散層１０は、ｐ−フ
ェル領域３，９と同時に。
型拡散層（フィールドミツティングリング）１０を形成
してもよい。この場合、前記ｐ型拡散層１０は、ｐ−フ
ェル領域３，９と同時に。
ポロン（６）のイオン打込みＫより形成するが、又は。
ＬＯＣＯ８酸化膜１４を形成後、それをマスクとして、
ｐ型不純物のイオン打込みにより形成てればよい。
ｐ型不純物のイオン打込みにより形成てればよい。
本発明を応用して最も効果のある製品分野は縦形の高性
能パワーＭＯＳＦＥＴ（主として単体デバイス）であり
、これ以外にパワーＩＣの応用も可能である。
能パワーＭＯＳＦＥＴ（主として単体デバイス）であり
、これ以外にパワーＩＣの応用も可能である。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に述べれば次のとおりである。
て得られる効果を簡単に述べれば次のとおりである。
すなわち、縦形ＭＯＳＦＥＴにおいて高信頼性。
高性能化、及び高耐圧化ができる。
第１図は本発明による一実施例を示し、ＭＯＳＦＥＴの
形成された半導体装置の一部断面図である。 第２図はＭＯＳＦＥＴの形成された半導体チップの全体
平面図であって、そのＡ−Ａ断面に第１図が対応−「る
。 第３図はＭＯＳＦＥＴの形成された半導体装置の従来例
を示す一部断面図である。 第４図囚の）はフィールド酸化膜の形態を示す一部断面
図であって、このうち囚はプレーナ構造、３る。 ・・・ｐウェル領域、４・・・ｐソースｎ＋領域、５・
・・ゲート絶縁膜、６・・・ポリＳｉゲート、７・・・
ソースＡ形電極、ａ・・・ｐウェル、１０・・・フィー
ルドリミッティング９層、１１・・・フィールド酸化膜
、１４・・・ＬＯＣＯ８酸化膜、１５・・・ＰＳＧ膜。 代理人 弁理士 小 川 勝 男 （ｉ 第 ３ｖＡ 第 ４ 図 第 ５ 図
形成された半導体装置の一部断面図である。 第２図はＭＯＳＦＥＴの形成された半導体チップの全体
平面図であって、そのＡ−Ａ断面に第１図が対応−「る
。 第３図はＭＯＳＦＥＴの形成された半導体装置の従来例
を示す一部断面図である。 第４図囚の）はフィールド酸化膜の形態を示す一部断面
図であって、このうち囚はプレーナ構造、３る。 ・・・ｐウェル領域、４・・・ｐソースｎ＋領域、５・
・・ゲート絶縁膜、６・・・ポリＳｉゲート、７・・・
ソースＡ形電極、ａ・・・ｐウェル、１０・・・フィー
ルドリミッティング９層、１１・・・フィールド酸化膜
、１４・・・ＬＯＣＯ８酸化膜、１５・・・ＰＳＧ膜。 代理人 弁理士 小 川 勝 男 （ｉ 第 ３ｖＡ 第 ４ 図 第 ５ 図
Claims (1)
- 【特許請求の範囲】 １、半導体基体の一主表面において、中心部には縦形Ｍ
ＯＳＦＥＴのユニットセルが形成され、このユニットセ
ルを囲む周辺部には基体内に一部が埋め込まれた半導体
酸化膜を有することを特徴とする半導体装置。 ２、ユニットセルを囲む周辺部の基体表面に形成された
基体と異なる導電型のウェルのｐｎ接合が前記基板内に
埋め込まれた半導体酸化膜の直下に終端部を有する特許
請求の範囲第１項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62097338A JPS63263769A (ja) | 1987-04-22 | 1987-04-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62097338A JPS63263769A (ja) | 1987-04-22 | 1987-04-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63263769A true JPS63263769A (ja) | 1988-10-31 |
Family
ID=14189698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62097338A Pending JPS63263769A (ja) | 1987-04-22 | 1987-04-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63263769A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5430324A (en) * | 1992-07-23 | 1995-07-04 | Siliconix, Incorporated | High voltage transistor having edge termination utilizing trench technology |
| JP2007281515A (ja) * | 1994-08-15 | 2007-10-25 | Siliconix Inc | 比較的少ない数のマスキング工程で製造され、末端領域に厚い酸化層を有するトレンチ型ｄｍｏｓトランジスタとその製造方法 |
-
1987
- 1987-04-22 JP JP62097338A patent/JPS63263769A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5430324A (en) * | 1992-07-23 | 1995-07-04 | Siliconix, Incorporated | High voltage transistor having edge termination utilizing trench technology |
| US5605852A (en) * | 1992-07-23 | 1997-02-25 | Siliconix Incorporated | Method for fabricating high voltage transistor having trenched termination |
| JP2007281515A (ja) * | 1994-08-15 | 2007-10-25 | Siliconix Inc | 比較的少ない数のマスキング工程で製造され、末端領域に厚い酸化層を有するトレンチ型ｄｍｏｓトランジスタとその製造方法 |
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