JPS63268186A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS63268186A JPS63268186A JP62099785A JP9978587A JPS63268186A JP S63268186 A JPS63268186 A JP S63268186A JP 62099785 A JP62099785 A JP 62099785A JP 9978587 A JP9978587 A JP 9978587A JP S63268186 A JPS63268186 A JP S63268186A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- fuse means
- probe
- semiconductor integrated
- mode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路装置に関し、例えば複数の
メモリアクセスモードの中から特定のメモリアクセスモ
ードの指定が可能にされたダイナミック型ＲＡＭ （ラ
ンダム・アクセス・メモリ）に利用して有効な技術に関
するものである。
メモリアクセスモードの中から特定のメモリアクセスモ
ードの指定が可能にされたダイナミック型ＲＡＭ （ラ
ンダム・アクセス・メモリ）に利用して有効な技術に関
するものである。
約１Ｍビットの大記憶容量を持つダイナミック型ＲＡＭ
において、ニブルモードとページモード等のメモリアク
セスモードの切り換えをポンディングパッドを用いて行
うこと（いわゆる、ボンディングオプション回路）又は
マスタースライス方式により行うことが提案されている
（例えば、工業調査会１９８６年発行「電子材料Ｊ１月
号、頁６７〜頁６８）。
において、ニブルモードとページモード等のメモリアク
セスモードの切り換えをポンディングパッドを用いて行
うこと（いわゆる、ボンディングオプション回路）又は
マスタースライス方式により行うことが提案されている
（例えば、工業調査会１９８６年発行「電子材料Ｊ１月
号、頁６７〜頁６８）。
上記マスタースライス方式によりメモリアクセスモード
を指定する場合には、そのモード指定がウェハプロセス
によって決定されてしまう。したがって、素子特性を考
慮した最適なメモリアクセスモードの指定ができない。
を指定する場合には、そのモード指定がウェハプロセス
によって決定されてしまう。したがって、素子特性を考
慮した最適なメモリアクセスモードの指定ができない。
すなわち、プロセスバラツキにより完成されたメモリチ
ップは、高速特性を持つものと低速特性しか持たないも
のとが出来上がってしまう。したがって、高速メモリア
クセスモードを指定する場合、そのメモリアクセスモー
ドを効果的に使うためには、高速特性を持つチップを選
ぶことが望ましいからである。
ップは、高速特性を持つものと低速特性しか持たないも
のとが出来上がってしまう。したがって、高速メモリア
クセスモードを指定する場合、そのメモリアクセスモー
ドを効果的に使うためには、高速特性を持つチップを選
ぶことが望ましいからである。
また、上記ボンディングオプション回路にあっては、ウ
ェハプロセス終了後のボンディング工程で上記メモリア
クセスモードの指定が行われるため、原理的にはメモリ
アクセスモードに応じた特性を持つメモリチップを選ぶ
ことができる。しかしながら、そのためにはメモリチッ
プ１つ１つにその動作特性の識別管理を行う必要がある
ため、上記メモリアクセスモードの指定と動作特性を対
応させることは非現実的となる。また、ボンディングオ
プション回路にあっては、ポンディングパッド自体の占
有面積が大きく、メモリチップの高集積化を維持するた
めには形成可能な上記ポンディングパッド数に制限があ
るため多種類の動作モードの指定ができない。
ェハプロセス終了後のボンディング工程で上記メモリア
クセスモードの指定が行われるため、原理的にはメモリ
アクセスモードに応じた特性を持つメモリチップを選ぶ
ことができる。しかしながら、そのためにはメモリチッ
プ１つ１つにその動作特性の識別管理を行う必要がある
ため、上記メモリアクセスモードの指定と動作特性を対
応させることは非現実的となる。また、ボンディングオ
プション回路にあっては、ポンディングパッド自体の占
有面積が大きく、メモリチップの高集積化を維持するた
めには形成可能な上記ポンディングパッド数に制限があ
るため多種類の動作モードの指定ができない。
この発明の目的は、簡単な構成により、個々のチップの
素子特性に応じた最適な動作モードの指定を可能にした
モード設定機能を備えた半導体集積回路装置を提供する
ことにある。
素子特性に応じた最適な動作モードの指定を可能にした
モード設定機能を備えた半導体集積回路装置を提供する
ことにある。
この発明の前記ならびにそのほかの目的と新規な特徴は
、本朝ｗＪ書の記述および添付図面から明らかになるで
あろう。
、本朝ｗＪ書の記述および添付図面から明らかになるで
あろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の連りである。
を簡単に説明すれば、下記の連りである。
すなわち、特定の回路機能の指定に応じて選択的に切断
が行われる比較的大きな抵抗成分を持つヒユーズ手段に
よりその制御信号を形成するとともに、上記ヒユーズ手
段を切断しない状態で上記制御信号を任意の信号レベル
に設定するプローブ用パッドを設けるものである。
が行われる比較的大きな抵抗成分を持つヒユーズ手段に
よりその制御信号を形成するとともに、上記ヒユーズ手
段を切断しない状態で上記制御信号を任意の信号レベル
に設定するプローブ用パッドを設けるものである。
上記した手段によれば、ウェハプロービング工程におい
て、プローブからその回路機能の指定を行って動作特性
を調べ、その結果に応じてヒユーズ手段を切断すること
による最適な動作モード指定を実現できる。
て、プローブからその回路機能の指定を行って動作特性
を調べ、その結果に応じてヒユーズ手段を切断すること
による最適な動作モード指定を実現できる。
〔実施例１〕
第１図には、この発明に係る動作モード設定回路の一実
施例の回路図が示されている。同図の各回路素子は、公
知の半導体集積回路の製造技術によって、特に制限され
ないが、単結晶シリコンのような１つの半導体基板上に
おいて形成される。
施例の回路図が示されている。同図の各回路素子は、公
知の半導体集積回路の製造技術によって、特に制限され
ないが、単結晶シリコンのような１つの半導体基板上に
おいて形成される。
プローブ用パッドＰＤは、プローブによる電気的な接触
が可能な小さな面積を持つ。例えば、プローブ用パッド
ＰＤは、１５μｍ×１５μｍのサイズにされる。これは
、ボンディング用パッドが１００μｍＸ１００μｍのよ
うな大きなサイズにされることに比べて大幅に占有面積
を小さくできる。
が可能な小さな面積を持つ。例えば、プローブ用パッド
ＰＤは、１５μｍ×１５μｍのサイズにされる。これは
、ボンディング用パッドが１００μｍＸ１００μｍのよ
うな大きなサイズにされることに比べて大幅に占有面積
を小さくできる。
上記プローブ用パッドＰＤは、特に制限されないが、抵
抗Ｒ１を介してインバータ回路Ｎ１の入力端子に接続さ
れる。このインバータ回路Ｎ１の入力端子と、電源電圧
線ｖｃｃとの間にはヒユーズ手段Ｆ１が設けられる。特
に制限されないが、このヒユーズ手段Ｆ１は、ポリシリ
コン層から構成されることによって、それが切断されな
い状態でも抵抗値を持つようにされる。上記ヒユーズ手
段Ｆｌは、例えば後述するようにレーザー光線の照射に
よって、その動作設定に応じた選択的な切断が行われる
ものである。また、上記インバータ回路Ｎ１の入力端子
と回路の接地電位点との間には、高抵抗抵抗手段Ｒ２が
設けられる。この抵抗Ｒ２の抵抗値は、上記ヒユーズ手
段Ｆ１が切断されないとき、インバータ回路Ｎ１の入力
に供給される入力信号のレベルが、少なくともそのロジ
ックスレッショルド電圧より大きなハイレベルにされる
よう十分大きな抵抗値を持つようにされる。例えば、イ
ンバータ回路Ｎ１がＣＭＯＳインバータ回路から構成さ
れる場合、ヒユーズ手段Ｆ１が切断されないとき、ＣＭ
ＯＳインバータ回路に直流電流が流れないようにするた
め、上記抵抗Ｒ２とヒユーズ手段Ｆ１との分圧電圧出力
は、ＰチャンネルＭＯＳ Ｆ ＥＴがオフ状態になるよ
うなハイレベルにされることが必要である。
抗Ｒ１を介してインバータ回路Ｎ１の入力端子に接続さ
れる。このインバータ回路Ｎ１の入力端子と、電源電圧
線ｖｃｃとの間にはヒユーズ手段Ｆ１が設けられる。特
に制限されないが、このヒユーズ手段Ｆ１は、ポリシリ
コン層から構成されることによって、それが切断されな
い状態でも抵抗値を持つようにされる。上記ヒユーズ手
段Ｆｌは、例えば後述するようにレーザー光線の照射に
よって、その動作設定に応じた選択的な切断が行われる
ものである。また、上記インバータ回路Ｎ１の入力端子
と回路の接地電位点との間には、高抵抗抵抗手段Ｒ２が
設けられる。この抵抗Ｒ２の抵抗値は、上記ヒユーズ手
段Ｆ１が切断されないとき、インバータ回路Ｎ１の入力
に供給される入力信号のレベルが、少なくともそのロジ
ックスレッショルド電圧より大きなハイレベルにされる
よう十分大きな抵抗値を持つようにされる。例えば、イ
ンバータ回路Ｎ１がＣＭＯＳインバータ回路から構成さ
れる場合、ヒユーズ手段Ｆ１が切断されないとき、ＣＭ
ＯＳインバータ回路に直流電流が流れないようにするた
め、上記抵抗Ｒ２とヒユーズ手段Ｆ１との分圧電圧出力
は、ＰチャンネルＭＯＳ Ｆ ＥＴがオフ状態になるよ
うなハイレベルにされることが必要である。
上記インバータ回路Ｎ１の出力信号は、特に制限されな
いが、ノア（ＮＯＲ）ゲート回路Ｇ１の一方の入力に供
給される。このノアゲート回路Ｇｌの他方の入力には、
特定の回路機能を動作状態にするモード指定信号（又は
その回路の動作に必要なタイミング信号）ＭＯが供給さ
れる。このノアゲート回路Ｇ１の出力信号ＭＯ°は、図
示しない特定の回路に対して、その動作／非動作を指示
する制御信号とされる。上記のようにノアゲート回路Ｇ
１を用いた場合、制御信号ＭＯ°がロウレベルならその
特定の回路は実質的に非動作状態にされ、制御信号ＭＯ
’がハイレベルならその特定の回路は動作状態にされる
。
いが、ノア（ＮＯＲ）ゲート回路Ｇ１の一方の入力に供
給される。このノアゲート回路Ｇｌの他方の入力には、
特定の回路機能を動作状態にするモード指定信号（又は
その回路の動作に必要なタイミング信号）ＭＯが供給さ
れる。このノアゲート回路Ｇ１の出力信号ＭＯ°は、図
示しない特定の回路に対して、その動作／非動作を指示
する制御信号とされる。上記のようにノアゲート回路Ｇ
１を用いた場合、制御信号ＭＯ°がロウレベルならその
特定の回路は実質的に非動作状態にされ、制御信号ＭＯ
’がハイレベルならその特定の回路は動作状態にされる
。
逆に言えば、インバータ回路Ｎ１の出力信号がハイレベ
ル（論理“１”）なら上記特定の回路は、上記モード指
定信号ＭＯに無関係に非動作状態にされる。したがって
、上記ヒユーズ手段Ｆ１を切断すると、インバータ回路
Ｎ１の入力信号が抵抗Ｒ２によってロウレベルにされる
ため、上記特定の回路は非動作状態にされる。ヒユーズ
手段Ｆ１を切断しない場合には、インバータ回路Ｎ１の
出力信号がロウレベルになり、ノアゲート回路Ｇ１の出
力信号（制御信号）ＭＯ゛は、上記動作モード指定信号
ＭＯに応じて発生される。これによって、特定９回路は
上記信号ＭＯ（ＭＯ’ ”）に応じて動作状態にされる
。
ル（論理“１”）なら上記特定の回路は、上記モード指
定信号ＭＯに無関係に非動作状態にされる。したがって
、上記ヒユーズ手段Ｆ１を切断すると、インバータ回路
Ｎ１の入力信号が抵抗Ｒ２によってロウレベルにされる
ため、上記特定の回路は非動作状態にされる。ヒユーズ
手段Ｆ１を切断しない場合には、インバータ回路Ｎ１の
出力信号がロウレベルになり、ノアゲート回路Ｇ１の出
力信号（制御信号）ＭＯ゛は、上記動作モード指定信号
ＭＯに応じて発生される。これによって、特定９回路は
上記信号ＭＯ（ＭＯ’ ”）に応じて動作状態にされる
。
この実施例では、上記のようなモード設定回路にプロー
ブ用パッドＰＤが設けられている。このため、上記ヒユ
ーズ手段Ｆ１を切断しない状態で、プローブからインバ
ータ回路Ｎ１の入力信号をハイレベル／ロウレベルに指
定できる。例えば、ウェハプロービング工程において、
プローブからハイレベルを供給する。これによって、イ
ンバータ回路Ｎｌの出力信号がロウレベルにされるため
、特定の回路の機能を含めた半導体チップの機能試験（
交流試験）を行うことができる。この機能試験において
、半導体チップの動作速度や動作マージンを調べること
ができる。これにより、上記特定の回路の機能による動
作モードが、その半導体チップの素子特性に最適なら上
記ヒユーズ手段Ｆ１を切断しない。逆に、その半導体チ
ップの素子特性が、上記動作モードに不適なら上記ヒユ
ーズ手段Ｆ１を切断する。このようなヒユーズ手段の切
断をレーザー光線の照射により行う場合、ウェハプロー
バにレーザー切断装置が搭載されているなら上記ブロー
ビングと同時に行うことができる。
ブ用パッドＰＤが設けられている。このため、上記ヒユ
ーズ手段Ｆ１を切断しない状態で、プローブからインバ
ータ回路Ｎ１の入力信号をハイレベル／ロウレベルに指
定できる。例えば、ウェハプロービング工程において、
プローブからハイレベルを供給する。これによって、イ
ンバータ回路Ｎｌの出力信号がロウレベルにされるため
、特定の回路の機能を含めた半導体チップの機能試験（
交流試験）を行うことができる。この機能試験において
、半導体チップの動作速度や動作マージンを調べること
ができる。これにより、上記特定の回路の機能による動
作モードが、その半導体チップの素子特性に最適なら上
記ヒユーズ手段Ｆ１を切断しない。逆に、その半導体チ
ップの素子特性が、上記動作モードに不適なら上記ヒユ
ーズ手段Ｆ１を切断する。このようなヒユーズ手段の切
断をレーザー光線の照射により行う場合、ウェハプロー
バにレーザー切断装置が搭載されているなら上記ブロー
ビングと同時に行うことができる。
また、別工程で上記ヒユーズ手段の選択的な切断を行う
場合でも、半導体チップは半導体ウェハ上に基盤目状に
形成されているから、上記特性試験データを半導体ウェ
ハ上のアドレスと対応させておけばよい。この場合には
、その特性試験データを半導体ウェハと一対一に対応し
て管理すればよいから、チップ単位でのデータ管理に比
べて大幅に簡素化できるものである。
場合でも、半導体チップは半導体ウェハ上に基盤目状に
形成されているから、上記特性試験データを半導体ウェ
ハ上のアドレスと対応させておけばよい。この場合には
、その特性試験データを半導体ウェハと一対一に対応し
て管理すればよいから、チップ単位でのデータ管理に比
べて大幅に簡素化できるものである。
例えば、ダイナミック型ＲＡＭについて言えば、高速ペ
ージモードやニブルモードを指定するときには、アドレ
スバッファやデコーダ回路等のメモリ選択回路の動作は
高速である場合、ページモードやニブルモードを指定す
ることによってその高速性を効果的に生かすことができ
る。逆に言えば、周辺回路の動作速度が遅いメモリチッ
プを用いて高速ページモードやニブルモードを指定して
も、その速度は周辺回路の動作速度により制限される結
果、その動作モードの特長を生がしきれなく、無理にこ
れらの機能を付加するとその動作マージンが小さくなっ
てしまう。このような速度の遅いメモリチップは、上記
のような高速メモリアクセス機能を付加しない、グレー
ドの低いＲＡＭとして製品化することによって有効に利
用することができる。
ージモードやニブルモードを指定するときには、アドレ
スバッファやデコーダ回路等のメモリ選択回路の動作は
高速である場合、ページモードやニブルモードを指定す
ることによってその高速性を効果的に生かすことができ
る。逆に言えば、周辺回路の動作速度が遅いメモリチッ
プを用いて高速ページモードやニブルモードを指定して
も、その速度は周辺回路の動作速度により制限される結
果、その動作モードの特長を生がしきれなく、無理にこ
れらの機能を付加するとその動作マージンが小さくなっ
てしまう。このような速度の遅いメモリチップは、上記
のような高速メモリアクセス機能を付加しない、グレー
ドの低いＲＡＭとして製品化することによって有効に利
用することができる。
〔実施例２〕
第２図には、この発明に係る動作モード指定回路の他の
一実施例の回路図が示されている。
一実施例の回路図が示されている。
前記第１図に示した回路にあっては、ヒユーズ手段Ｆ１
を切断しない場合、ヒユーズ手段Ｆ１と抵抗Ｒ２を介し
て定常的に直流電流が流れてしまう結果、半導体集積回
路装置の消費電流を増大させてしまう、そこで、この実
施例では、上記抵抗Ｒ２に代え、インバータ回路Ｎ１の
入力端子と回路の接地電位点との間にもヒユーズ手段Ｆ
２を設けるものである。すなわち、インバータ回路Ｎ１
の入力端子と電源電圧線Ｖｃｃとの間に前記同様なヒユ
ーズ手段Ｆ１が設けら、入力端子と回路の接地電位点と
の間にも同様なヒユーズ手段Ｆ２が設けられる。これら
のヒユーズ手段Ｆ１とＦ２とは、動作指定に応じて必ず
その一方が切断されるものである。このような択一的な
ヒユーズ手段Ｆ１又はＦ２の切断により、電源電圧Ｖｃ
ｃと回路の接地電位点との間に直流電流パスが形成され
ないから低消費電力化を図ることができる。
を切断しない場合、ヒユーズ手段Ｆ１と抵抗Ｒ２を介し
て定常的に直流電流が流れてしまう結果、半導体集積回
路装置の消費電流を増大させてしまう、そこで、この実
施例では、上記抵抗Ｒ２に代え、インバータ回路Ｎ１の
入力端子と回路の接地電位点との間にもヒユーズ手段Ｆ
２を設けるものである。すなわち、インバータ回路Ｎ１
の入力端子と電源電圧線Ｖｃｃとの間に前記同様なヒユ
ーズ手段Ｆ１が設けら、入力端子と回路の接地電位点と
の間にも同様なヒユーズ手段Ｆ２が設けられる。これら
のヒユーズ手段Ｆ１とＦ２とは、動作指定に応じて必ず
その一方が切断されるものである。このような択一的な
ヒユーズ手段Ｆ１又はＦ２の切断により、電源電圧Ｖｃ
ｃと回路の接地電位点との間に直流電流パスが形成され
ないから低消費電力化を図ることができる。
この実施例回路の他の構成は、前記第１図と同様である
ため、その説明を省略する。
ため、その説明を省略する。
上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）特定の回路機能の指定に応じて選択的に切断が行
われる抵抗成分を持つヒユーズ手段により垂の制御信号
を形成するとともに、上記ヒユーズ手段を切断しない状
態で上記制御信号を任意の信号レベルに設定するプロー
ブ用パッドを設けることにより、ウェハプロービング工
程でプローブからその回路機能の指定を行って動作特性
を調べ、その結果に応じてヒユーズ手段を切断すること
による最適な動作モード指定を実現できるという効果が
得られる。
る。すなわち、 （１）特定の回路機能の指定に応じて選択的に切断が行
われる抵抗成分を持つヒユーズ手段により垂の制御信号
を形成するとともに、上記ヒユーズ手段を切断しない状
態で上記制御信号を任意の信号レベルに設定するプロー
ブ用パッドを設けることにより、ウェハプロービング工
程でプローブからその回路機能の指定を行って動作特性
を調べ、その結果に応じてヒユーズ手段を切断すること
による最適な動作モード指定を実現できるという効果が
得られる。
（２）上記プローブ用パッドは、ポンディングパッドに
比べて小さいから、半導体チップの高集積化を維持しつ
つ、多種類の動作モードの指定が可能になるという効果
が得られる。
比べて小さいから、半導体チップの高集積化を維持しつ
つ、多種類の動作モードの指定が可能になるという効果
が得られる。
（３）一対のヒユーズ手段を電源電圧側と回路の接地電
位側に設けて、その一方を動作モードの指定に応じて切
断することによって、低消費電力化を図ることができる
という効果が得られる。
位側に設けて、その一方を動作モードの指定に応じて切
断することによって、低消費電力化を図ることができる
という効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、ヒユーズ手段は
、細いアルミニュウム層から構成されてもよい。この場
合、その抵抗成分がプローブ用パッドから動作モードを
指定するに不適なら抵抗素子を直列に接続すればよい。
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、ヒユーズ手段は
、細いアルミニュウム層から構成されてもよい。この場
合、その抵抗成分がプローブ用パッドから動作モードを
指定するに不適なら抵抗素子を直列に接続すればよい。
このようにヒユーズ手段の構成は、種々実施形態を採る
ことができるものである。また、ヒユーズ手段は、電気
的に切断するものであってもよい。
ことができるものである。また、ヒユーズ手段は、電気
的に切断するものであってもよい。
この場合には、切断電流を供給するプローブ用パッドや
選択的な切断電流を流すスイッチＭＯ３ＦＥＴ等を設け
ればよい。
選択的な切断電流を流すスイッチＭＯ３ＦＥＴ等を設け
ればよい。
上記ヒユーズ手段の切断の有無により形成される信号に
より、特定の回路の動作を有効／無効にする回路は、上
記ノアゲート回路の他、ナンド（ＮＡＮＤ）ゲート回路
等のゲート回路を用いて、それに必要な動作タイミング
信号の供給を制御するもの等の他、その回路の構成に応
じて、入力信号や出力信号を無効にするもの、動作震圧
そのものを選択的に供給するもの等積々の実施形態を採
ることができるものである。
より、特定の回路の動作を有効／無効にする回路は、上
記ノアゲート回路の他、ナンド（ＮＡＮＤ）ゲート回路
等のゲート回路を用いて、それに必要な動作タイミング
信号の供給を制御するもの等の他、その回路の構成に応
じて、入力信号や出力信号を無効にするもの、動作震圧
そのものを選択的に供給するもの等積々の実施形態を採
ることができるものである。
この発明は、前記ダイナミック型ＲＡＭにおける動作モ
ードの切り換えの他、複数の回路機能を半導体チップ上
に形成しておいて、その用途や品種に応じて特定の回路
機能の有効／無効を指定可能にした各種半導体集積回路
装置に広（利用できるものである。
ードの切り換えの他、複数の回路機能を半導体チップ上
に形成しておいて、その用途や品種に応じて特定の回路
機能の有効／無効を指定可能にした各種半導体集積回路
装置に広（利用できるものである。
本願において開示される発明のうち代表的なものによっ
て得られる効果をＭｌｌ、に説明すれば、下記の通りで
ある。すなわち、特定の回路機能の指定に応じて選択的
に切断が行われる抵抗成分を持つヒユーズ手段によりそ
の制御信号を形成するとともに、上記ヒユーズ手段を切
断しない状態で上記制御信号を任意の信号レベルに設定
するプローブ用パッドを設けることにより、ウェハプロ
ービング工程でプローブからその回路機能の指定を行っ
て動作特性を調べ、その結果に応じてヒユーズ手段を切
断することによる最適な動作モード指定を実現できる。
て得られる効果をＭｌｌ、に説明すれば、下記の通りで
ある。すなわち、特定の回路機能の指定に応じて選択的
に切断が行われる抵抗成分を持つヒユーズ手段によりそ
の制御信号を形成するとともに、上記ヒユーズ手段を切
断しない状態で上記制御信号を任意の信号レベルに設定
するプローブ用パッドを設けることにより、ウェハプロ
ービング工程でプローブからその回路機能の指定を行っ
て動作特性を調べ、その結果に応じてヒユーズ手段を切
断することによる最適な動作モード指定を実現できる。
【図面の簡単な説明】
第１図は、この発明に係る動作モード設定回路の一実施
例を示す回路図、 第２図は、この発明に係る動作モード設定回路の他の一
実施例を示す回路図である。 ＰＤ・・プローブ用パッド、Ｎ１・・インバータ回路、
Ｇ１・・ノアゲート回路、Ｆｌ、Ｆ２・・ヒユーズ手段
、Ｒ１，Ｒ２・・抵抗 代理人弁理士 小川 勝馬 ・、第１図 第２図
例を示す回路図、 第２図は、この発明に係る動作モード設定回路の他の一
実施例を示す回路図である。 ＰＤ・・プローブ用パッド、Ｎ１・・インバータ回路、
Ｇ１・・ノアゲート回路、Ｆｌ、Ｆ２・・ヒユーズ手段
、Ｒ１，Ｒ２・・抵抗 代理人弁理士 小川 勝馬 ・、第１図 第２図
Claims (1)
- 【特許請求の範囲】 １、複数の回路機能の中から特定の回路機能の指定に応
じて選択的に切断が行われる比較的大きな抵抗成分を持
つヒューズ手段と、このヒューズ手段の切断の有無に応
じた制御信号を形成する回路と、上記ヒューズ手段を切
断しない状態で上記制御信号を形成する回路の出力信号
を任意の信号レベルに設定するプローブ用パッドとを含
むことを特徴とする半導体集積回路装置。 ２、上記ヒューズ手段は、電源電圧線と回路の接地線と
の間に設けられた一対のヒューズ手段からなり、その共
通接続点に上記プローブ用パッドが接続されるものであ
ることを特徴とする特許請求の範囲第１項記載の半導体
集積回路装置。 ３、上記半導体集積回路装置はダイナミック型ＲＡＭを
構成し、上記制御信号は複数のメモリアクセスモードの
中から特定のメモリアクセスモードを指定するものであ
ることを特徴とする特許請求の範囲第１項記載の半導体
集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62099785A JPS63268186A (ja) | 1987-04-24 | 1987-04-24 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62099785A JPS63268186A (ja) | 1987-04-24 | 1987-04-24 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63268186A true JPS63268186A (ja) | 1988-11-04 |
Family
ID=14256587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62099785A Pending JPS63268186A (ja) | 1987-04-24 | 1987-04-24 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63268186A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02139791A (ja) * | 1988-04-23 | 1990-05-29 | Samsung Electron Co Ltd | メモリ動作モード選択回路 |
| JPH04356789A (ja) * | 1990-07-17 | 1992-12-10 | Nec Corp | 半導体メモリ装置 |
| EP0886381A1 (en) * | 1997-05-29 | 1998-12-23 | Nec Corporation | Output logic setting circuit in semiconductor integrated circuit. |
-
1987
- 1987-04-24 JP JP62099785A patent/JPS63268186A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02139791A (ja) * | 1988-04-23 | 1990-05-29 | Samsung Electron Co Ltd | メモリ動作モード選択回路 |
| JPH04356789A (ja) * | 1990-07-17 | 1992-12-10 | Nec Corp | 半導体メモリ装置 |
| EP0886381A1 (en) * | 1997-05-29 | 1998-12-23 | Nec Corporation | Output logic setting circuit in semiconductor integrated circuit. |
| US6157240A (en) * | 1997-05-29 | 2000-12-05 | Nec Corporation | Output logic setting circuit in semiconductor integrated circuit |
| KR100306992B1 (ko) * | 1997-05-29 | 2001-10-19 | 가네꼬 히사시 | 반도체집적회로에있어서의출력논리설정회로 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6384674B2 (en) | Semiconductor device having hierarchical power supply line structure improved in operating speed | |
| KR100452322B1 (ko) | 반도체 메모리 장치의 전원전압 공급 방법 및 셀 어레이전원전압 공급회로 | |
| US8169844B2 (en) | Memory built-in self-characterization | |
| JPH058520B2 (ja) | ||
| JP4387387B2 (ja) | 集積回路論理デバイス | |
| JPH02101694A (ja) | 半導体記憶装置と半導体記憶装置の動作方法 | |
| US7092309B2 (en) | Standby mode SRAM design for power reduction | |
| JPH04230049A (ja) | 半導体装置 | |
| KR910003593B1 (ko) | 고집적도 메모리용 모드 선택회로 | |
| KR101361453B1 (ko) | 워드선 구동 회로, 집적 회로 및 누설 전류가 감소된 시스템 | |
| JP2643872B2 (ja) | ボンディング・オプション回路 | |
| JP2011040423A (ja) | 半導体装置 | |
| JPH08235861A (ja) | 半導体メモリ装置のビット線感知回路 | |
| US6046954A (en) | Circuit for controlling internal voltage for output buffer of semiconductor memory device and method therefor | |
| US7489582B1 (en) | Low overhead switched header power savings apparatus | |
| JPS63268186A (ja) | 半導体集積回路装置 | |
| US20130308398A1 (en) | Memory device having control circuitry configured for clock-based write self-time tracking | |
| JPH04271099A (ja) | スタティック型ｒａｍ | |
| JPH0770215B2 (ja) | 半導体集積回路装置 | |
| US6028800A (en) | Sense amplifier driver having variable power-supply voltage | |
| JPH04123466A (ja) | 半導体装置 | |
| JP2003157699A (ja) | 半導体記憶装置 | |
| KR950007445B1 (ko) | 반도체 메모리의 기준전압 발생기 | |
| Kobayashi et al. | A high-speed 64K/spl times/4 CMOS DRAM using on-chip self-timing techniques | |
| JP2941890B2 (ja) | 半導体メモリ |