JPS63271293A

JPS63271293A - フレ−ムメモリ回路

Info

Publication number: JPS63271293A
Application number: JP62104445A
Authority: JP
Inventors: 久仁子望月; 林　修治
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1987-04-30
Filing date: 1987-04-30
Publication date: 1988-11-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、画像縮小回路等に利用するフレームメモリ回
路に関する。

（従来の技術）第３図は従来の画像縮小回路等に利用されているフレー
ムメモリ回路の概略構成図を示し１図において１と２は
映像データ入力ａを記憶するメモリ回路、ｂはこれらの
メモリ回路からの映像データ出力、３はマルチプレクサ
、４は基本クロックＣから前記マルチプレクサのタイミ
ングパルスを発生するタイミングパルス発生回路、５は
前記基本クロックＣからライトアドレスを発生させるラ
イトアドレス発生回路、６は前記メモリ回路のリードア
ドレスを発生させるリードアドレス発生回路である。

次にこの動作について説明すると、メモリ回路１は第１
フレーム時間に映像データ人力ａを記録し、第２フレー
ム時間にメモリ回路１の記録データを読取り、映像デー
タ出力すとしている。またメモリ回路２は前記第２フレ
ーム時間に映像データ入力ａを記録し、第１フレーム時
間にメモリ回路２の記録データを読取り映像データ出力
すとしていた。

このように、フレーム時間毎にメモリ回路１と２の記録
、読取を切替えるように動作している。

そのためにライトアドレス発生回路５とリードアドレス
発生回路６をそれぞれ独立に持ち、タイミングパルス発
生回路４の信号パルスによって、マルチプレクサ３を動
作させ、このマルチプレクサがフレーム時間毎にメモリ
回路１および２のライトアドレスとリードアドレスをそ
れぞれに振分けていた。これにより１フレーム容量のメ
モリ回路を２つ持つことで画像縮小回路に用いるフレー
ムメモリ回路となっているため回路が大規模となる欠点
があった。

（発明が解決しようとする問題点）上述したようにフレームメモリ回路の複雑化にともなう
大規模になることを避け、小規模な回路構成によって映
像データのフレームメモリ回路をうろことを目的とする
ものである。

（問題点を解決するための手段及び作用）本発明は、上
記目的を達成するための標□準サイズのＩＣメモリで１
フレーム容量のメモリ回路を構成するとこのメモリ回路
上に多少の空きアドレスが発生することに着目し、この
空きアドレスを利用し、スタートアドレス設定出力によ
り、前記メモリ回路上の空きアドレスをフレーム時間毎
に検出して、次期フレーム時間に於けるライトスター１
−アドレスと、次期フレーム時間に於けるリードスター
トアドレスを設定し、各アドレス発生回路を動作させる
ことにより、メモリ回路を有効に利用するとともにフレ
ームメモリ回路よりメモリ容量を減らすようにしたので
ある。

（実施例）第１図は本発明のフレームメモリ回路の一実施例の構成
図を示し、第３図と同一数字記号は同じものを示す。こ
こでメモリ回路１は標僧サイズのＩＣメモリ、７はスタ
ートアドレス回路で、ライトアドレス発生回路５および
リードアドレス発生回路６のスタートアドレスを設定す
る。ｄはライトアドレス発生回路５より出力されたライ
トアドレスデータ、ｅおよびｆはスタートアドレス設定
回路７より出力された各ライト、リードのスタートアド
レスデータ、ｇはメモリ回路１を制御するタイミングパ
ルスである。

次にこの実施例の動作についての説明するが、これはＡ
フレーム時間のＸ画面をフレームメモリ回路にメモリす
る場合についてのべる。

基本クロックＣは各発生回路４〜６および設定回路７に
供給されている状態で、ライトアドレス発生回路５から
のライトアドレスデータｄをもとに、スタートアドレス
設定回路７では、メモリ回路１上の１フレーム前（Ａ−
１フレーム）のフレーム時間で残った空きアドレスを検
出し、その検出したアドレスデータにより、Ａフレーム
時間でのＸ画面のライトスタートアドレスｅと、１フレ
ーム後（Ａ＋１フレーム）のフレーム時間でＸ画面のリ
ードスタートアドレスｆを設定し、それぞれのライトア
ドレス発生回路５とリードアドレス発生回路６に送出し
ている。各アドレス発生回路５および６は、スタートア
ドレス設定回路７からのデータを受け、基本クロックＣ
に同期したアドレスを発生している。また、タイミング
パルス発生回路４は、基本クロックＣよりメモリ回路１
を制御するタイミングパルスｇをマルチプレクサ３に送
出している。このマルチプレクサ３では、メモリ回路１
の動作条件にしたがったアドレスと、タイミングパルス
をメモリ回路１に送っている。また。

メモリ回路は１フレーム容量を持ったメモリ回路であり
、その動作を第２図を用いて説明する。

第２図は、横軸に時間（各フレーム時間）を、また縦軸
にメモリ回路１のメモリ領域を表わし、メモリ回路１内
でライトアドレスと、リードアドレスの各時間的変化を
それぞれ実線矢印、鎖線矢印で示し、Ａフレーム時間の
画面をＸ画面、（Ａ＋１）フレーム時間の画面を７画面
とする。

また（Ａ−１）フレーム時間で、スタートアドレス設定
回路７で設定したデータをｅｉ、Ａフレーム時間にスタ
ートアドレス設定回路７で設定したデータをｅ２とした
場合、第２図に於いてＡフレーム時間にてメモリ回路１
のアドレスデータｅ１よりＸ両面の記録（実線矢印Ｍ　
ｔ　）がスタートし、（Ａ＋１）フレーム時間ではアド
レスデータｅ□よりＸ画面の読取り（鎖線矢印Ｒ１）が
スタートすると同時に、７画面の記録（実線矢印Ｍｚ　
）がＸ画面の最終アドレスの次、すなわちｅ２よりスタ
ートする。

このように上記実施例かられかるように、スタ−トアド
レス設定回路を設け、１フレ一ム時間内に記録と読取り
を並行処理させることにより、メモリ回路の容量を削減
することができ、小規模化になるとともに経済化がはか
れる。

（発明の効果）以上説明したように本発明によれば、スタートアドレス
設定回路を設けることにより、標準サイズのＩＣメモリ
を使用し、１フレーム容量のメモリ回路を１個のみで画
像縮小回路に用いるフレームメモリ回路を実現すること
ができる。しかも回路を複雑にすることもなくメモリ回
路の容量を半減させ回路の小規模とあわせて経済的とな
る利点がある。

【図面の簡単な説明】

第１図は本発明のフレームメモリ回路の一実施例の構成
図、第２図は第１図の要部アドレス推移図、第３図は従
来のフレームメモリ回路の概略構成図である。１　・・・メモリ回路、　３　・・・マルチプレクサ、
　４　・・・タイミングパルス発生回路、５・・・ライ
トアドレス発生回路、　６　・・・リードアドレス発生
回路、　７　・・・スタートアドレス設定回路、　ａ　
・・・映像データ入力、　ｂ　・・・映像データ出力、
　Ｃ・・・基本クロック、　ｄ　・・・ライトアドレス
データ、　ｅ　・・・ライトスタートアドレスデータ、
　ｆ　・・・　リードスタートアドレスデータ、　ｇ　
・・・タイミングパルス。特許出願人　松下電器産業株式会社二　　　　　　　　　　　　　　　　　　　　　　　　
　　　イー″″　９

Claims

【特許請求の範囲】

画像縮小回路に用いるフレームメモリ回路に於いて、ア
ドレス発生部にメモリ回路の空きアドレスを検出するス
タートアドレス設定回路を設け、次期フレーム時間に於
けるライトスタートアドレスと、次々期フレーム時間に
於けるリードスタートアドレスを設定し、各アドレス回
路を動作させることを特徴とするフレームメモリ回路。