JPH0834563B2 - 文字・パターン記憶再生装置 - Google Patents
文字・パターン記憶再生装置Info
- Publication number
- JPH0834563B2 JPH0834563B2 JP1089357A JP8935789A JPH0834563B2 JP H0834563 B2 JPH0834563 B2 JP H0834563B2 JP 1089357 A JP1089357 A JP 1089357A JP 8935789 A JP8935789 A JP 8935789A JP H0834563 B2 JPH0834563 B2 JP H0834563B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- character
- signal
- memory
- delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Studio Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、タイトル文字あるいは図形等の画像パター
ン等を記憶し、他の映像に重ねて出力することの出来る
文字・パターン記憶再生装置に関するものである。
ン等を記憶し、他の映像に重ねて出力することの出来る
文字・パターン記憶再生装置に関するものである。
近年、家庭用VTRの普及にともない家庭用ビデオカメ
ラの需要が増加し、家庭用ビデオカメラの多機能化及び
編集機能等に対する要求が高まってきた。
ラの需要が増加し、家庭用ビデオカメラの多機能化及び
編集機能等に対する要求が高まってきた。
これらの機能の中で、タイトル等に挿入を行うインポ
ーズ及びテロッパ等は特に要求の多い機能の一つであ
る。
ーズ及びテロッパ等は特に要求の多い機能の一つであ
る。
以下、従来のタイトル等の挿入を行うテロップ装置に
ついて、第６図を用いて説明する。第６図において、
（１）はビデオ信号入力端子、（２）は文字・パターン
情報を抽出する検出回路、（３）はビデオ信号入力から
同期信号を分離する同期分離回路、（４）はシリアルパ
ラレル変換回路、（５）はパラレルシリアル変換回路
１、（６）はメモリ、（７）は基準クロックの発振回
路、（８），（９）はそれぞれメモリ（６）のアドレス
を指令する垂直カウンタ、水平カウンタ、（10）は同期
分離回路（３）及び発振回路（７）から垂直カウンタ
（８）、水平カウンタ（９）のアップダウンのタイミン
グを制御する分周回路、（11）はコントローラ、（12）
はスイッチ等のユーザーの指令信号、（13）は文字・パ
ターン情報を他のビデオ信号と重畳するための文字重畳
回路、（14）はビデオ信号出力端子である。
ついて、第６図を用いて説明する。第６図において、
（１）はビデオ信号入力端子、（２）は文字・パターン
情報を抽出する検出回路、（３）はビデオ信号入力から
同期信号を分離する同期分離回路、（４）はシリアルパ
ラレル変換回路、（５）はパラレルシリアル変換回路
１、（６）はメモリ、（７）は基準クロックの発振回
路、（８），（９）はそれぞれメモリ（６）のアドレス
を指令する垂直カウンタ、水平カウンタ、（10）は同期
分離回路（３）及び発振回路（７）から垂直カウンタ
（８）、水平カウンタ（９）のアップダウンのタイミン
グを制御する分周回路、（11）はコントローラ、（12）
はスイッチ等のユーザーの指令信号、（13）は文字・パ
ターン情報を他のビデオ信号と重畳するための文字重畳
回路、（14）はビデオ信号出力端子である。
まず、文字・パターン信号の主な流れを説明する。ビ
デオ信号入力端子（１）により入力されたビデオ信号
は、同期分離回路（３）により同期信号が作成されると
同時に、検出回路（２）により二値化されデジタル信号
となる。このデジタル信号は、シリアルパラレル変換回
路（４）により８ビット等のデジタル信号となりメモリ
（６）に記憶される。またメモリ（６）に記憶された文
字・パターン等の情報である８ビット等のデジタル信号
は、パラレルシリアル変換回路（５）によりシリアルデ
ジタル信号となり文字重畳回路（13）により本来のビデ
オ信号に重畳された形でビデオ出力端子（14）に出力さ
れる。
デオ信号入力端子（１）により入力されたビデオ信号
は、同期分離回路（３）により同期信号が作成されると
同時に、検出回路（２）により二値化されデジタル信号
となる。このデジタル信号は、シリアルパラレル変換回
路（４）により８ビット等のデジタル信号となりメモリ
（６）に記憶される。またメモリ（６）に記憶された文
字・パターン等の情報である８ビット等のデジタル信号
は、パラレルシリアル変換回路（５）によりシリアルデ
ジタル信号となり文字重畳回路（13）により本来のビデ
オ信号に重畳された形でビデオ出力端子（14）に出力さ
れる。
以上のような動作を実現するため、本回路の発振回路
（７）で基準クロックを作成し、この基準クロックをシ
リアルパラレル変換回路（４）及びパラレルシリアル変
換回路（５）に供給し変換タイミングを与える。また、
このクロックは分周回路（10）により分周された後、メ
モリ（６）の下位ビットのアドレス指定カウンタである
水平カウンタ（９）に供給され、メモリ（６）のアドレ
ス指定を行う。水平カウンタ（９）の桁上げ信号は、メ
モリ（６）の上位ビットのアドレス指定カウンタである
垂直カウンタ（８）に供給されメモリ（６）のアドレス
指定を行う。また、コントローラ（11）は、スイッチ等
の指令信号（12）により文字・パターンの書き込みまた
は読み込みかを指定される。これによりコントローラ
（11）は、メモリ（６）、シリアルパラレル変換回路
（４）、パラレルシリアル変換回路（５）、水平カウン
タ（９）、垂直カウンタ（８）、分周回路（10）、発振
回路（７）を動作または非動作状態にする。コントロー
ラ（11）は、同期分離回路（３）により供給された同期
信号を基準にして、１フィールドの始点で水平カウンタ
（９）、垂直カウンタ（８）のリセットを行い、画面内
のパターン、文字等の位置とメモリ（６）のアドレスと
の相関をとる。ここで、メモリからの読み出し動作タイ
ミングについて説明する。例えば８ビット構成のメモリ
の場合には、第７図の様になり、メモリの１ビット分す
なわち１画素分にあたるシリアルデータグロック（ａ）
に対してメモリのアドレスは８画素分毎に変化させる。
さらにパラレルシリアル変換タイミングは、ロードパル
ス（ｂ）により行ない、メモリからの読み出しは、次の
ロードパルス（ｂ）が来るまでのラッチパルス１（ｄ）
に表示している期間に行なう。
（７）で基準クロックを作成し、この基準クロックをシ
リアルパラレル変換回路（４）及びパラレルシリアル変
換回路（５）に供給し変換タイミングを与える。また、
このクロックは分周回路（10）により分周された後、メ
モリ（６）の下位ビットのアドレス指定カウンタである
水平カウンタ（９）に供給され、メモリ（６）のアドレ
ス指定を行う。水平カウンタ（９）の桁上げ信号は、メ
モリ（６）の上位ビットのアドレス指定カウンタである
垂直カウンタ（８）に供給されメモリ（６）のアドレス
指定を行う。また、コントローラ（11）は、スイッチ等
の指令信号（12）により文字・パターンの書き込みまた
は読み込みかを指定される。これによりコントローラ
（11）は、メモリ（６）、シリアルパラレル変換回路
（４）、パラレルシリアル変換回路（５）、水平カウン
タ（９）、垂直カウンタ（８）、分周回路（10）、発振
回路（７）を動作または非動作状態にする。コントロー
ラ（11）は、同期分離回路（３）により供給された同期
信号を基準にして、１フィールドの始点で水平カウンタ
（９）、垂直カウンタ（８）のリセットを行い、画面内
のパターン、文字等の位置とメモリ（６）のアドレスと
の相関をとる。ここで、メモリからの読み出し動作タイ
ミングについて説明する。例えば８ビット構成のメモリ
の場合には、第７図の様になり、メモリの１ビット分す
なわち１画素分にあたるシリアルデータグロック（ａ）
に対してメモリのアドレスは８画素分毎に変化させる。
さらにパラレルシリアル変換タイミングは、ロードパル
ス（ｂ）により行ない、メモリからの読み出しは、次の
ロードパルス（ｂ）が来るまでのラッチパルス１（ｄ）
に表示している期間に行なう。
以上、従来の文字・パターン記憶再生装置について述
べたが、従来の文字・パターン記憶再生装置では、文字
・パターン情報にふちどりをつけて再生することが出来
なかった。
べたが、従来の文字・パターン記憶再生装置では、文字
・パターン情報にふちどりをつけて再生することが出来
なかった。
本発明の目的は、家庭用ビデオカメラ等において、文
字・パターン情報を記憶し、ふちどりをつけて再生出来
る文字・パターン記憶再生装置を提供する。
字・パターン情報を記憶し、ふちどりをつけて再生出来
る文字・パターン記憶再生装置を提供する。
文字・パターン記憶再生装置を提供することにある。
この発明に係る文字・パターン記憶再生装置は、第１
の入力ビデオ信号をデジタル化して文字・パターン情報
をメモリに記憶すると共に、このメモリから文字・パタ
ーン情報を読出し、新たな第２の入力ビデオ信号に加算
重畳してビデオ信号を出力する文字・パターン記憶再生
装置において、１アドレス指定サイクルで現時間の文字
・パターン情報とその前後の水平走査期間のデータを読
み出すための信号を導出するアドレス加算器と、このア
ドレス加算器によって１アドレス指定サイクルで一度に
複数のビットを読み出すことができるメモリと、この読
み出された３水平走査期間のデータを各々シリアルデジ
タル信号に変換する３つのパラレル・シリアル変換回路
と、この３つのシリアルデジタル信号のうち現時間の文
字・パターン情報に相当する１つのシリアルデジタル信
号を時間軸方向に遅延させる第１の遅延回路と、３つの
シリアルデジタル信号を加算する第１のOR回路と、この
第１のOR回路の信号を第１の遅延回路の遅延量と同量各
々遅延させる第２、第３の遅延回路と、この第２、第３
の遅延回路の出力をイネーブルするゲート回路と、第１
のOR回路の出力、第２、第３の遅延回路の出力を加算す
る第２のOR回路と、この第２のOR回路の出力に応じて、
所定の固定情報と上記新たな第２の入力ビデオ信号を切
換える手段とを備えたものである。
の入力ビデオ信号をデジタル化して文字・パターン情報
をメモリに記憶すると共に、このメモリから文字・パタ
ーン情報を読出し、新たな第２の入力ビデオ信号に加算
重畳してビデオ信号を出力する文字・パターン記憶再生
装置において、１アドレス指定サイクルで現時間の文字
・パターン情報とその前後の水平走査期間のデータを読
み出すための信号を導出するアドレス加算器と、このア
ドレス加算器によって１アドレス指定サイクルで一度に
複数のビットを読み出すことができるメモリと、この読
み出された３水平走査期間のデータを各々シリアルデジ
タル信号に変換する３つのパラレル・シリアル変換回路
と、この３つのシリアルデジタル信号のうち現時間の文
字・パターン情報に相当する１つのシリアルデジタル信
号を時間軸方向に遅延させる第１の遅延回路と、３つの
シリアルデジタル信号を加算する第１のOR回路と、この
第１のOR回路の信号を第１の遅延回路の遅延量と同量各
々遅延させる第２、第３の遅延回路と、この第２、第３
の遅延回路の出力をイネーブルするゲート回路と、第１
のOR回路の出力、第２、第３の遅延回路の出力を加算す
る第２のOR回路と、この第２のOR回路の出力に応じて、
所定の固定情報と上記新たな第２の入力ビデオ信号を切
換える手段とを備えたものである。
記憶した文字・パターン情報にふちどりをつけて再生
出来る。
出来る。
以下、本発明の実施例を図面を用いて説明する。
第１図は、本発明による文字・パターン記憶再生装置
の一実施例を示すブロック図である。第１図において、
（１）はビデオ信号入力端子、（２）は文字・パターン
情報を抽出する検出回路、（３）はビデオ信号入力から
同期信号を分離する同期分離回路、（４）はシリアルパ
ラレル変換回路、（５）はパラレルシリアル変換回路
１、（６）はメモリ、（７）は基準クロック発振回路、
（８），（９）はそれぞれメモリ（６）のアドレスを指
令する垂直カウンタ、水平カウンタ、（12）はスイッチ
等のユーザーの指令信号、（13）は文字・パターン情報
を他のビデオ信号と重畳するための文字重畳回路、（1
4）はビデオ出力端子、（11）は指令信号（12）及び同
期分離回路（３）からの同期信号を入力し、垂直カウン
タ（８）、水平カウンタ（９）のカウント及びリセット
のタイミングやメモリ（６）の読み出し、書き込みを制
御するコントローラ、（15）は前後のＨ期間も読み出す
ためのアドレス加算器、（16），（17）は、前後のＨ期
間から読み出されたデータをパラレル・シリアル変換す
るパラレル・シリアル変換回路２、パラレル・シリアル
変換回路３、（18）はパラレル・シリアル変換回路１
（５）からの信号を遅延させる第１遅延回路、（19）は
パラレル・シリアル変換回路１（15）,2（16）,3（17）
の信号を加算する第１のOR回路、（20），（21）は第１
のOR回路（19）からの信号を遅延させる第２遅延回路、
第３遅延回路、（23）は第２遅延回路、第３遅延回路の
出力をイネーブルするゲート回路、（24）は第１のOR回
路（19）、第２遅延回路（20）、第３遅延回路（21）の
出力を加算する第２のOR回路、（26）はふちどり用の輝
度を与える固定電位、（25）は固定電位（26）と入力ビ
デオ信号とを切換えるスイッチである。
の一実施例を示すブロック図である。第１図において、
（１）はビデオ信号入力端子、（２）は文字・パターン
情報を抽出する検出回路、（３）はビデオ信号入力から
同期信号を分離する同期分離回路、（４）はシリアルパ
ラレル変換回路、（５）はパラレルシリアル変換回路
１、（６）はメモリ、（７）は基準クロック発振回路、
（８），（９）はそれぞれメモリ（６）のアドレスを指
令する垂直カウンタ、水平カウンタ、（12）はスイッチ
等のユーザーの指令信号、（13）は文字・パターン情報
を他のビデオ信号と重畳するための文字重畳回路、（1
4）はビデオ出力端子、（11）は指令信号（12）及び同
期分離回路（３）からの同期信号を入力し、垂直カウン
タ（８）、水平カウンタ（９）のカウント及びリセット
のタイミングやメモリ（６）の読み出し、書き込みを制
御するコントローラ、（15）は前後のＨ期間も読み出す
ためのアドレス加算器、（16），（17）は、前後のＨ期
間から読み出されたデータをパラレル・シリアル変換す
るパラレル・シリアル変換回路２、パラレル・シリアル
変換回路３、（18）はパラレル・シリアル変換回路１
（５）からの信号を遅延させる第１遅延回路、（19）は
パラレル・シリアル変換回路１（15）,2（16）,3（17）
の信号を加算する第１のOR回路、（20），（21）は第１
のOR回路（19）からの信号を遅延させる第２遅延回路、
第３遅延回路、（23）は第２遅延回路、第３遅延回路の
出力をイネーブルするゲート回路、（24）は第１のOR回
路（19）、第２遅延回路（20）、第３遅延回路（21）の
出力を加算する第２のOR回路、（26）はふちどり用の輝
度を与える固定電位、（25）は固定電位（26）と入力ビ
デオ信号とを切換えるスイッチである。
第１図において、指令信号（12）によりコントローラ
（11）の制御でビデオ信号入力端子（１）の信号をメモ
リ（６）に記憶し、他のビデオ入力信号の時にメモリ
（６）から読み出し、文字重畳回路（13）で加算してビ
デオ信号出力端子（14）から出力する動作は従来例と同
じである。いま、次に説明する再生時のふちどり信号重
畳動作に対して垂直方向の画面位置を一致させるため
に、前提条件としてメモリ（６）に書き込む時の垂直ア
ドレスは、コントローラ（11）からの信号（B0）を“H"
にすることによりアドレス加算器（15）で垂直カウンタ
（８）の数値（ｎ）＋１にする。
（11）の制御でビデオ信号入力端子（１）の信号をメモ
リ（６）に記憶し、他のビデオ入力信号の時にメモリ
（６）から読み出し、文字重畳回路（13）で加算してビ
デオ信号出力端子（14）から出力する動作は従来例と同
じである。いま、次に説明する再生時のふちどり信号重
畳動作に対して垂直方向の画面位置を一致させるため
に、前提条件としてメモリ（６）に書き込む時の垂直ア
ドレスは、コントローラ（11）からの信号（B0）を“H"
にすることによりアドレス加算器（15）で垂直カウンタ
（８）の数値（ｎ）＋１にする。
動作モードが、ふちどり無しの場合、メモリ（６）の
読み出し時に、コントローラ（11）からの信号B0が
“H",B1が“L"となり、垂直アドレス値がアドレス加算
器（15）で垂直カウンタ（８）の数値（ｎとする）＋１
となり、書き込み時と一致したアドレスのデータがメモ
リ（６）から読み出される。８ビットの場合を例にする
と、メモリ（６）から読み出された８ビットのパラレル
データはパラレル・シリアル変換回路１（５）により、
シリアルデータに変換される。
読み出し時に、コントローラ（11）からの信号B0が
“H",B1が“L"となり、垂直アドレス値がアドレス加算
器（15）で垂直カウンタ（８）の数値（ｎとする）＋１
となり、書き込み時と一致したアドレスのデータがメモ
リ（６）から読み出される。８ビットの場合を例にする
と、メモリ（６）から読み出された８ビットのパラレル
データはパラレル・シリアル変換回路１（５）により、
シリアルデータに変換される。
この時、コントローラ（11）からの制御信号（Ｘ）に
より、パラレル・シリアル変換回路２（16）,3（17）は
リセットがかかり出力は“L"となる。前記シリアルデー
タは第１遅延回路（18）により、ふちどりに相当する時
間（第４図のt1）遅される。ここで、この時のt1と書き
込み、読み出しの１サイクル（この例では８シリアルク
ロック分）のズレを補正するために、読み出しの開始を
書き込みに対して８シリアルクロック分＋t1前にしてい
る。次に第１のOR回路（19）の出力は前記制御信号
（Ｘ）の動作により、パラレル・シリアル変換回路１
（５）からのシリアル信号そのままとなる。このシリア
ル信号は第２遅延回路（20）でt1遅延され第２のOR回路
（24）を経てスイッチ（25）を制御する。この時コント
ローラ（11）からの制御信号（Ｙ）によりゲート回路
（23）は閉じられ各々の出力は“L"となっている。以上
のことにより他のビデオ入力信号は、第１遅延回路（1
8）の出力信号（重畳される文字・パターン情報）と同
じタイミングの信号となる第２のOR回路（24）出力信号
によりスイッチ（25）でふちどりの輝度を決める固定電
位（26）と重畳され、さらに文字重畳回路（13）で前記
第１遅延回路（18）の出力信号と重畳され従来と同じふ
ちどり無しの文字パターン情報重畳信号として、ビデオ
信号出力端子（14）から出力される。
より、パラレル・シリアル変換回路２（16）,3（17）は
リセットがかかり出力は“L"となる。前記シリアルデー
タは第１遅延回路（18）により、ふちどりに相当する時
間（第４図のt1）遅される。ここで、この時のt1と書き
込み、読み出しの１サイクル（この例では８シリアルク
ロック分）のズレを補正するために、読み出しの開始を
書き込みに対して８シリアルクロック分＋t1前にしてい
る。次に第１のOR回路（19）の出力は前記制御信号
（Ｘ）の動作により、パラレル・シリアル変換回路１
（５）からのシリアル信号そのままとなる。このシリア
ル信号は第２遅延回路（20）でt1遅延され第２のOR回路
（24）を経てスイッチ（25）を制御する。この時コント
ローラ（11）からの制御信号（Ｙ）によりゲート回路
（23）は閉じられ各々の出力は“L"となっている。以上
のことにより他のビデオ入力信号は、第１遅延回路（1
8）の出力信号（重畳される文字・パターン情報）と同
じタイミングの信号となる第２のOR回路（24）出力信号
によりスイッチ（25）でふちどりの輝度を決める固定電
位（26）と重畳され、さらに文字重畳回路（13）で前記
第１遅延回路（18）の出力信号と重畳され従来と同じふ
ちどり無しの文字パターン情報重畳信号として、ビデオ
信号出力端子（14）から出力される。
動作モードが、ふちどり有りの場合、メモリ（６）か
らの読み出しタイミングは第２図の様に読み出し１サイ
クルの前1/3の時間で垂直カウンタ（８）の数値（ｎ）
＋１のアドレスのメモリ（６）のデータをラッチパルス
１（ｄ）でラッチ、読み出し１サイクルの中1/3の時間
でｎのアドレス、後1/3の時間でｎ＋２のアドレスのメ
モリ（６）のデータを各々ラッチパルス２、３でラッチ
し、次のロードパルス（ｃ）で同時にパラレル・シリア
ル変換する。もちろんこの時、コントローラ（11）から
の制御信号（Ｘ）によりパラレル・シリアル変換回路２
（16）,3（17）はイネーブルされている。変換されたシ
リアル信号のうちｎ＋１のシリアル信号は第１遅延回路
（18）で所定量t1（水平方向のふちどり量）遅延され
（第４図のｋ）、文字重畳回路（13）に供給される。一
方変換されたｎ＋1,n,n＋２のシリアル信号は、第１のO
R回路（19）で加算される。これは第３図の様になり現
在走査中のＨラインの前後のＨの信号を加算することに
より垂直方向のふちどり信号を含んだ信号となる。次に
この第１のOR回路（19）出力と第２遅延回路（20）、第
３遅延回路（21）を通し各々t1づつ遅延させ、各々の出
力を第２のOR回路（24）で加算することにより、第４図
の様に水平方向のふちどり信号を含む信号（第４図の
ｑ）となる。もちろん、この時は、コントローラ（11）
からの制御信号（Ｙ）はゲート回路（23）をイネーブル
する様に制御している。
らの読み出しタイミングは第２図の様に読み出し１サイ
クルの前1/3の時間で垂直カウンタ（８）の数値（ｎ）
＋１のアドレスのメモリ（６）のデータをラッチパルス
１（ｄ）でラッチ、読み出し１サイクルの中1/3の時間
でｎのアドレス、後1/3の時間でｎ＋２のアドレスのメ
モリ（６）のデータを各々ラッチパルス２、３でラッチ
し、次のロードパルス（ｃ）で同時にパラレル・シリア
ル変換する。もちろんこの時、コントローラ（11）から
の制御信号（Ｘ）によりパラレル・シリアル変換回路２
（16）,3（17）はイネーブルされている。変換されたシ
リアル信号のうちｎ＋１のシリアル信号は第１遅延回路
（18）で所定量t1（水平方向のふちどり量）遅延され
（第４図のｋ）、文字重畳回路（13）に供給される。一
方変換されたｎ＋1,n,n＋２のシリアル信号は、第１のO
R回路（19）で加算される。これは第３図の様になり現
在走査中のＨラインの前後のＨの信号を加算することに
より垂直方向のふちどり信号を含んだ信号となる。次に
この第１のOR回路（19）出力と第２遅延回路（20）、第
３遅延回路（21）を通し各々t1づつ遅延させ、各々の出
力を第２のOR回路（24）で加算することにより、第４図
の様に水平方向のふちどり信号を含む信号（第４図の
ｑ）となる。もちろん、この時は、コントローラ（11）
からの制御信号（Ｙ）はゲート回路（23）をイネーブル
する様に制御している。
他の入力ビデオ（映像）信号は、ふちどり信号を含ん
だ第２のOR回路（24）の出力信号によりスイッチ（25）
で、ふちどりの輝度を決める固定電位と切換えられ、さ
らに文字重畳回路（13）で前記、第１遅延回路出力（第
４図のｋ）と重畳され、第５図の（ｅ）の様に、ふちど
りのついた文字・パターン情報を重畳した映像信号とし
てビデオ信号出力端子（14）から出力される。この時、
固定電位（26）の値を適当に設定することにより任意の
輝度のふちどりにすることが出来るのは云うまでもな
い。
だ第２のOR回路（24）の出力信号によりスイッチ（25）
で、ふちどりの輝度を決める固定電位と切換えられ、さ
らに文字重畳回路（13）で前記、第１遅延回路出力（第
４図のｋ）と重畳され、第５図の（ｅ）の様に、ふちど
りのついた文字・パターン情報を重畳した映像信号とし
てビデオ信号出力端子（14）から出力される。この時、
固定電位（26）の値を適当に設定することにより任意の
輝度のふちどりにすることが出来るのは云うまでもな
い。
以上のように、本発明によれば、第１の入力ビデオ信
号をデジタル化して文字・パターン情報をメモリに記憶
すると共に、このメモリから文字・パターン情報を読出
し、新たな第２の入力ビデオ信号に加算重畳してビデオ
信号を出力する文字・パターン記憶再生装置において、
１アドレス指定サイクルで現時間の文字・パターン情報
とその前後の水平走査期間のデータを読み出すための信
号を導出するアドレス加算器と、このアドレス加算器に
よって１アドレス指定サイクルで一度に複数のビットを
読み出すことができるメモリと、この読み出された３水
平走査期間のデータを各々シリアルデジタル信号に変換
する３つのパラレル・シリアル変換回路と、この３つの
シリアルデジタル信号のうち現時間の文字・パターン情
報に相当する１つのシリアルデジタル信号を時間軸方向
に遅延させる第１の遅延回路と、３つのシリアルデジタ
ル信号を加算する第１のOR回路と、この第１のOR回路の
信号を第１の遅延回路の遅延量と同量各々遅延させる第
２、第３の遅延回路と、この第２、第３の遅延回路の出
力をイネーブルするゲート回路と、第１のOR回路の出
力、第２、第３の遅延回路の出力を加算する第２のOR回
路と、この第２のOR回路の出力に応じて、所定の固定情
報と上記新たな第２の入力ビデオ信号を切換える手段と
を備えたので、入力ビデオ（映像）信号と文字・パター
ン情報でコントラストの少ない画面でも鮮明な文字・パ
ターン情報ビデオ（映像）信号を再生出来る。
号をデジタル化して文字・パターン情報をメモリに記憶
すると共に、このメモリから文字・パターン情報を読出
し、新たな第２の入力ビデオ信号に加算重畳してビデオ
信号を出力する文字・パターン記憶再生装置において、
１アドレス指定サイクルで現時間の文字・パターン情報
とその前後の水平走査期間のデータを読み出すための信
号を導出するアドレス加算器と、このアドレス加算器に
よって１アドレス指定サイクルで一度に複数のビットを
読み出すことができるメモリと、この読み出された３水
平走査期間のデータを各々シリアルデジタル信号に変換
する３つのパラレル・シリアル変換回路と、この３つの
シリアルデジタル信号のうち現時間の文字・パターン情
報に相当する１つのシリアルデジタル信号を時間軸方向
に遅延させる第１の遅延回路と、３つのシリアルデジタ
ル信号を加算する第１のOR回路と、この第１のOR回路の
信号を第１の遅延回路の遅延量と同量各々遅延させる第
２、第３の遅延回路と、この第２、第３の遅延回路の出
力をイネーブルするゲート回路と、第１のOR回路の出
力、第２、第３の遅延回路の出力を加算する第２のOR回
路と、この第２のOR回路の出力に応じて、所定の固定情
報と上記新たな第２の入力ビデオ信号を切換える手段と
を備えたので、入力ビデオ（映像）信号と文字・パター
ン情報でコントラストの少ない画面でも鮮明な文字・パ
ターン情報ビデオ（映像）信号を再生出来る。
第１図は、本発明の一実施例を示す図、第２図はメモリ
読み出しタイミング図、第３図は垂直方向のふちどり信
号の例を示した図、第４図は水平方向のふちどり信号説
明図、第５図はタイトル重畳例の図、第6,7図は各々従
来例の構成、メモリ読み出しタイミング図である。 15:アドレス加算器、16:パラレル・シリアル変換回路
２、17:パラレル・シリアル変換回路３、18:第１遅延回
路、19:第１のOR回路、20:第２遅延回路、21:第３遅延
回路、23:ゲート回路、24:第２のOR回路、25:スイッ
チ、26:固定電位 なお、図中、同一符号は同一、又は相当部分を示す。
読み出しタイミング図、第３図は垂直方向のふちどり信
号の例を示した図、第４図は水平方向のふちどり信号説
明図、第５図はタイトル重畳例の図、第6,7図は各々従
来例の構成、メモリ読み出しタイミング図である。 15:アドレス加算器、16:パラレル・シリアル変換回路
２、17:パラレル・シリアル変換回路３、18:第１遅延回
路、19:第１のOR回路、20:第２遅延回路、21:第３遅延
回路、23:ゲート回路、24:第２のOR回路、25:スイッ
チ、26:固定電位 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【請求項１】第１の入力ビデオ信号をデジタル化して文
字・パターン情報をメモリに記憶すると共に、このメモ
リから文字・パターン情報を読出し、新たな第２の入力
ビデオ信号に加算重畳してビデオ信号を出力する文字・
パターン記憶再生装置において、 １アドレス指定サイクルで現時間の文字・パターン情報
とその前後の水平走査期間のデータを読み出すための信
号を導出するアドレス加算器と、 このアドレス加算器によって上記１アドレス指定サイク
ルで一度に複数のビットを読み出すことができるメモリ
と、 この読み出された３水平走査期間のデータを各々シリア
ルデジタル信号に変換する３つのパラレル・シリアル変
換回路と、 この３つのシリアルデジタル信号のうち現時間の文字・
パターン情報に相当する１つのシリアルデジタル信号を
時間軸方向に遅延させる第１の遅延回路と、 上記３つのシリアルデジタル信号を加算する第１のOR回
路と、 この第１のOR回路の信号を上記第１の遅延回路の遅延量
と同量各々遅延させる第２、第３の遅延回路と、 この第２、第３の遅延回路の出力をイネーブルするゲー
ト回路と、 第１のOR回路の出力、第２、第３の遅延回路の出力を加
算する第２のOR回路と、 この第２のOR回路の出力に応じて、所定の固定情報と上
記新たな第２の入力ビデオ信号を切換える手段とを備え
たことを特徴とする文字・パターン記憶再生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1089357A JPH0834563B2 (ja) | 1989-04-07 | 1989-04-07 | 文字・パターン記憶再生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1089357A JPH0834563B2 (ja) | 1989-04-07 | 1989-04-07 | 文字・パターン記憶再生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02266771A JPH02266771A (ja) | 1990-10-31 |
| JPH0834563B2 true JPH0834563B2 (ja) | 1996-03-29 |
Family
ID=13968463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1089357A Expired - Fee Related JPH0834563B2 (ja) | 1989-04-07 | 1989-04-07 | 文字・パターン記憶再生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0834563B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9006776D0 (en) * | 1990-03-27 | 1990-05-23 | Ferguson Ltd | Television receiver with additional display of characters |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4392156A (en) * | 1981-05-04 | 1983-07-05 | Ampex Corporation | Video key edge generator for increasing the size of an associated border, drop shadow and/or outline |
| JPS61149480U (ja) * | 1985-03-06 | 1986-09-16 |
-
1989
- 1989-04-07 JP JP1089357A patent/JPH0834563B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02266771A (ja) | 1990-10-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3107888B2 (ja) | 電子カメラシステムでの画面編集装置 | |
| KR940003046B1 (ko) | 2화면 텔레비젼 수상기 | |
| JP2771809B2 (ja) | 特殊効果装置 | |
| JPH09219845A (ja) | タイムコード生成回路 | |
| JPH0834563B2 (ja) | 文字・パターン記憶再生装置 | |
| US5887114A (en) | Video memory device for processing a digital video signal comprising a separation means which separates a horizontal synchronizing signal from a digital video signal | |
| JPH06178202A (ja) | 画像縮小装置 | |
| JPH0346619Y2 (ja) | ||
| JP3339620B2 (ja) | 同期パルス発生装置 | |
| JPH0831986B2 (ja) | 文字・パターン記憶再生装置 | |
| JP2595088B2 (ja) | 文字・パターン記憶再生装置 | |
| JP2693781B2 (ja) | 映像信号処理方法 | |
| KR920008932B1 (ko) | 트래킹 및 수직동기 제어방법 | |
| JP3260769B2 (ja) | 画像位置調整回路 | |
| JP2807044B2 (ja) | イメージセンサ試験用同期信号発生器 | |
| JP3119378B2 (ja) | 画像信号処理装置 | |
| JPH02260981A (ja) | 文字・パターン記憶再生装置 | |
| KR950007302B1 (ko) | 디지탈 테이프 레코더를 이용한 디지탈 화상 및 텍스트 데이타 기록 재생회로 | |
| JP2850324B2 (ja) | 磁気記録再生装置 | |
| JPS60137188A (ja) | 記録再生装置 | |
| JPH06284437A (ja) | 映像信号の色相判別回路 | |
| JPH02294172A (ja) | 文字・パターン記憶再生装置 | |
| JPH0951507A (ja) | 映像記録再生装置 | |
| JPS648511B2 (ja) | ||
| JPS6343479A (ja) | 磁気記録再生装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |