JPS63271979A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS63271979A JPS63271979A JP62106050A JP10605087A JPS63271979A JP S63271979 A JPS63271979 A JP S63271979A JP 62106050 A JP62106050 A JP 62106050A JP 10605087 A JP10605087 A JP 10605087A JP S63271979 A JPS63271979 A JP S63271979A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- well region
- forming
- tellurium
- cadmium
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Weting (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Light Receiving Elements (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
カドミウム・テルル（ＣｄＴｅ）の基板に所定パターン
の水銀・カドミウム・テルル（’ｇ＋−ｘｃｄｌ Ｔｅ
）よりなる島状のウェル領域を形成し、該ウェル領域内
にＰ−Ｎ接合を形成してホトダイオードを形成し、前記
島状領域を基板のＣｄＴｅ結晶で絶縁分離した構造の赤
外線検知素子プレイの製造方法であって、前記島状のウ
ェル領域を形成後、ＣｄＴｅの選択エツチング液を用い
て基板のＣｄＴｅ結晶を選択エツチングして島状のＨｇ
＋−ｘ Ｃｄｘ Ｔｅ結晶のウェル領域を基板より浮き
上がらせ、基板のＣｄＴｅ結晶とウェル領域の境界位置
に段差を形成して、その後の工程でウェル領域にイオン
注入する際に用いるホトレジスト膜のマスク合わせ工程
を確実に行い得るようにする。
の水銀・カドミウム・テルル（’ｇ＋−ｘｃｄｌ Ｔｅ
）よりなる島状のウェル領域を形成し、該ウェル領域内
にＰ−Ｎ接合を形成してホトダイオードを形成し、前記
島状領域を基板のＣｄＴｅ結晶で絶縁分離した構造の赤
外線検知素子プレイの製造方法であって、前記島状のウ
ェル領域を形成後、ＣｄＴｅの選択エツチング液を用い
て基板のＣｄＴｅ結晶を選択エツチングして島状のＨｇ
＋−ｘ Ｃｄｘ Ｔｅ結晶のウェル領域を基板より浮き
上がらせ、基板のＣｄＴｅ結晶とウェル領域の境界位置
に段差を形成して、その後の工程でウェル領域にイオン
注入する際に用いるホトレジスト膜のマスク合わせ工程
を確実に行い得るようにする。
本発明は赤外線検知素子の製造方法に係り、特にＣｄＴ
ｅ基板にホトダイードをアレイ状に形成する半導体装置
の製造方法に関する。
ｅ基板にホトダイードをアレイ状に形成する半導体装置
の製造方法に関する。
水銀・カドミウム・テルルよりなる化合物半導体基板に
ホトダイオードをアレイ状に配設した赤外線検知素子ア
レイは益々高密度化、多素子化が要望されている。この
多素子化が進む際、隣接する素子の間に入射したホトン
により発生したキャリアが双方の素子に流れこみ、この
双方の素子に流れこんだキャリアが、双方の素子で検知
した検知信号に影響を及ぼすクロストーク現象が発生す
る。このクロストーク現象を減少させるために、素子間
を電気的に絶縁分離するチャネルストップに該当する機
能を有するものが望まれている。
ホトダイオードをアレイ状に配設した赤外線検知素子ア
レイは益々高密度化、多素子化が要望されている。この
多素子化が進む際、隣接する素子の間に入射したホトン
により発生したキャリアが双方の素子に流れこみ、この
双方の素子に流れこんだキャリアが、双方の素子で検知
した検知信号に影響を及ぼすクロストーク現象が発生す
る。このクロストーク現象を減少させるために、素子間
を電気的に絶縁分離するチャネルストップに該当する機
能を有するものが望まれている。
そのため、ＣｄＴｅの基板に水銀・カドミウム・テルル
（Ｈｇ＋−ｘ Ｃｃｌ＋ Ｔｅ）よりなる結晶を島状に
形成してウェル領域を形成し、このウェル領域に該ウェ
ル領域と逆導電型の不純物原子を導入してＰ−Ｎ接合を
形成してホトダイオードを形成する。そしてこのホトダ
イオードをエネルギーバンドギャップが大きい基板形成
材料、即ちＣｄＴｅの結晶で素子分離する構造が採られ
ている。
（Ｈｇ＋−ｘ Ｃｃｌ＋ Ｔｅ）よりなる結晶を島状に
形成してウェル領域を形成し、このウェル領域に該ウェ
ル領域と逆導電型の不純物原子を導入してＰ−Ｎ接合を
形成してホトダイオードを形成する。そしてこのホトダ
イオードをエネルギーバンドギャップが大きい基板形成
材料、即ちＣｄＴｅの結晶で素子分離する構造が採られ
ている。
〔従来の技術〕
従来、このような赤外線検知素子アレイを形成する場合
、第７図に示すようにＣｄＴｅ基板１に形成した溝２内
に液相エピタキシャル成長方法等を用いてＰ型のＨｇ＋
−ｘ Ｃｄｘ Ｔｅよりなる結晶を島状にウェル領域３
として形成する。
、第７図に示すようにＣｄＴｅ基板１に形成した溝２内
に液相エピタキシャル成長方法等を用いてＰ型のＨｇ＋
−ｘ Ｃｄｘ Ｔｅよりなる結晶を島状にウェル領域３
として形成する。
次いで第８図に示すように該基板上に所定パターンのホ
トレジスト膜４を形成し、このホトレジスト膜４をマス
クとして用いてイオン注入法により該ウェル領域３にＮ
型の不純物となるボロン（Ｂ）原子をイオン注入してＮ
型層５を形成してｒ’−Ｎ接合を形成してホトダイオー
ド６を形成している。
トレジスト膜４を形成し、このホトレジスト膜４をマス
クとして用いてイオン注入法により該ウェル領域３にＮ
型の不純物となるボロン（Ｂ）原子をイオン注入してＮ
型層５を形成してｒ’−Ｎ接合を形成してホトダイオー
ド６を形成している。
ところでこのホトレジスト膜４を所定のパターンに形成
しようとする場合、ウェル領域３は基板１の表面と同一
平面に形成されているため、この基板上にホトレジスト
膜４を所定のパターンに露光するためのホトマスクの位
置合わせをするための基準が無く、そのためホトマスク
を基板の所定の位置に位置合わせするための位置合わせ
マークを基板に別個に形成する必要があり、作業が煩雑
となる問題がある。
しようとする場合、ウェル領域３は基板１の表面と同一
平面に形成されているため、この基板上にホトレジスト
膜４を所定のパターンに露光するためのホトマスクの位
置合わせをするための基準が無く、そのためホトマスク
を基板の所定の位置に位置合わせするための位置合わせ
マークを基板に別個に形成する必要があり、作業が煩雑
となる問題がある。
本発明は上記した問題点を除去し、ホトレジスト膜に露
光用マスクを位置合わせする際、露光用マスクの基準位
置の位置合わせ箇所が基板上に形成できるような半導体
装置の製造方法の提供を目的とする。
光用マスクを位置合わせする際、露光用マスクの基準位
置の位置合わせ箇所が基板上に形成できるような半導体
装置の製造方法の提供を目的とする。
上記目的を達成するための本発明の半導体装置の製造方
法は、ＣｄＴｅ基板に所定パターンのＨｇ＋−８Ｃｄｘ
Ｔｅ層を用いてウェル領域を形成後、前記基板をＣｄ
Ｔｅの選択エツチング液を用いて予め選択的にエツチン
グして前記ウェル領域を突出させ、基板とウェル領域の
境界に段差を形成する工程を有する。
法は、ＣｄＴｅ基板に所定パターンのＨｇ＋−８Ｃｄｘ
Ｔｅ層を用いてウェル領域を形成後、前記基板をＣｄ
Ｔｅの選択エツチング液を用いて予め選択的にエツチン
グして前記ウェル領域を突出させ、基板とウェル領域の
境界に段差を形成する工程を有する。
ＣｄＴｅ結晶のみ選択的にエツチングし、Ｈｇ＋−ｘ
Ｃｄ＊Ｔｅ結晶はエツチングしないようなエツチング選
択比を有するエツチング液、即ち特願昭５７−１９１０
５８号に於いて本出願人が出願したエツチング液にてＰ
−Ｎ接合を形成したＨｇ＋−ｘ Ｃｄｘ Ｔｅのウェル
領域を有するＣｄＴｅ基板をエツチングすると、ＣｄＴ
ｅ結晶のみが選択的にエツチングされるので、ウェル領
域が基板より突出した状態となる。そのため基板表面に
対してウェル領域の境界に段差が形成されてウェル領域
の位置が鮮明になり、その段差の部分でホトレジスト膜
が突出するようになるので、この突出した部分と突出し
ない部分の境界の位置を位置合わせマークとして用いる
。
Ｃｄ＊Ｔｅ結晶はエツチングしないようなエツチング選
択比を有するエツチング液、即ち特願昭５７−１９１０
５８号に於いて本出願人が出願したエツチング液にてＰ
−Ｎ接合を形成したＨｇ＋−ｘ Ｃｄｘ Ｔｅのウェル
領域を有するＣｄＴｅ基板をエツチングすると、ＣｄＴ
ｅ結晶のみが選択的にエツチングされるので、ウェル領
域が基板より突出した状態となる。そのため基板表面に
対してウェル領域の境界に段差が形成されてウェル領域
の位置が鮮明になり、その段差の部分でホトレジスト膜
が突出するようになるので、この突出した部分と突出し
ない部分の境界の位置を位置合わせマークとして用いる
。
以下、図面を用いながら本発明の一実施例につき詳細に
説明する。
説明する。
先ず第１図に示すようにＣｄＴｅの基′Ｆｉ１１上に所
定パターンのホトレジスト１２を形成し、該ホトレジス
ト膜１２をマスクとして用いてブロム（Ｂｒｚ）とメチ
ルアルコール（Ｃ）１．０）１）の混合液よりなるエツ
チング液を用いて所定のパターンの溝１３を形成する。
定パターンのホトレジスト１２を形成し、該ホトレジス
ト膜１２をマスクとして用いてブロム（Ｂｒｚ）とメチ
ルアルコール（Ｃ）１．０）１）の混合液よりなるエツ
チング液を用いて所定のパターンの溝１３を形成する。
次いで第２図に示すように該基板１１上にＰ型のＨｇＩ
−ｘ Ｃｄｘ Ｔｅよりなる結晶Ｊ’Ｗ１４を液相エピ
タキシャル成長方法を用いて形成する。
−ｘ Ｃｄｘ Ｔｅよりなる結晶Ｊ’Ｗ１４を液相エピ
タキシャル成長方法を用いて形成する。
更に第３図に示すようにＨｇＩ−ｘ Ｃｄｘ Ｔｅの結
晶層１４を研磨して基板１１の表面を平坦にし、ＣｄＴ
ｅの基板１１に島状のＨｇＩ−ｘ Ｃｄｇ Ｔｅのウェ
ル領域１５を所定のパターンに形成する。
晶層１４を研磨して基板１１の表面を平坦にし、ＣｄＴ
ｅの基板１１に島状のＨｇＩ−ｘ Ｃｄｇ Ｔｅのウェ
ル領域１５を所定のパターンに形成する。
次いで第４図に示すように、該基板１１を弗化水素酸（
ＩＰ）と硝酸（ＨＮ（ｈ）と酢酸（ＣＩＩ＊Ｃ００Ｈ）
と水（Ｈ，０）とが重量比で（２〜５） ： （３〜５
）：６：６の混合比になるように混合したエツチング液
、即ち本出願人が、特願昭５７−１９１０５８号に於い
て出願したエツチング液＆を用いてエツチングする。す
るとこのエツチング液はＣｄＴｅを選択的にエツチング
し、Ｈｇ１−ｘＣｄＸＴｅの結晶はエツチングしなので
第４図に示すようにＨｇＩ−ｘ ＣｄＸＴｅのウェル領
域１５が島状に突出して形成され、このウェル領域１５
と基板１１との境界位置で段差が形成される。
ＩＰ）と硝酸（ＨＮ（ｈ）と酢酸（ＣＩＩ＊Ｃ００Ｈ）
と水（Ｈ，０）とが重量比で（２〜５） ： （３〜５
）：６：６の混合比になるように混合したエツチング液
、即ち本出願人が、特願昭５７−１９１０５８号に於い
て出願したエツチング液＆を用いてエツチングする。す
るとこのエツチング液はＣｄＴｅを選択的にエツチング
し、Ｈｇ１−ｘＣｄＸＴｅの結晶はエツチングしなので
第４図に示すようにＨｇＩ−ｘ ＣｄＸＴｅのウェル領
域１５が島状に突出して形成され、このウェル領域１５
と基板１１との境界位置で段差が形成される。
更に第５図に示すようにこの基板上にホトレジスト膜１
６を形成した後、該ホトレジスト膜１６を所定のパター
ンに形成する。このホトレジスト膜１６のパターン形成
する際、この段差の位置で露光用マスクの基準位置を位
置合わせすると正確にかつ容易にマスク合わせができる
。
６を形成した後、該ホトレジスト膜１６を所定のパター
ンに形成する。このホトレジスト膜１６のパターン形成
する際、この段差の位置で露光用マスクの基準位置を位
置合わせすると正確にかつ容易にマスク合わせができる
。
次いで第６図に示すように該ホトレジスト膜１６をマス
クとしてＢ原子をイオン注入してＮ型層１７を形成する
。
クとしてＢ原子をイオン注入してＮ型層１７を形成する
。
このようにすれば、マスクの位置合わせマークが基板上
に形成されているので位置合わせ作業が容易となり、ま
た精度良く半導体素子形成用パターンが得られる。
に形成されているので位置合わせ作業が容易となり、ま
た精度良く半導体素子形成用パターンが得られる。
以上述べたように本発明の半導体装置の製造方法によれ
ば、マスクの位置合わせ場所が容易に形成でき得る効果
がある。
ば、マスクの位置合わせ場所が容易に形成でき得る効果
がある。
第１図より第６図迄は本発明の半導体装置の製造方法の
工程を示す断面図、 第７図より第８図迄は従来の半導体装置の製造方法の工
程を示す断面図である。 図に於いて、 １１はＣｄＴｅ基板、１２はホトレジスト膜、１３は溝
、１４はＩＩｇ＋−ｘ Ｃｄｇ Ｔｅの結晶、１５はウ
ェル領域、１６はホトレジスト膜、１７はＮ型層を示す
。 １１形収Ｌネｉの 第１図 Ｈｇ１−ｘｃｄ７ｅ層ｆｆｉ収ｒ＃ｆｆｌ第２図 へ禮誠゛形へ°工看図 第３図 ｆｆ１Ｊメこ１ツ千〉クーエｊ！（Ｓグ第４図
工程を示す断面図、 第７図より第８図迄は従来の半導体装置の製造方法の工
程を示す断面図である。 図に於いて、 １１はＣｄＴｅ基板、１２はホトレジスト膜、１３は溝
、１４はＩＩｇ＋−ｘ Ｃｄｇ Ｔｅの結晶、１５はウ
ェル領域、１６はホトレジスト膜、１７はＮ型層を示す
。 １１形収Ｌネｉの 第１図 Ｈｇ１−ｘｃｄ７ｅ層ｆｆｉ収ｒ＃ｆｆｌ第２図 へ禮誠゛形へ°工看図 第３図 ｆｆ１Ｊメこ１ツ千〉クーエｊ！（Ｓグ第４図
Claims (1)
- 【特許請求の範囲】 カドミウム・テルル基板（１１）に所定パターンの水
銀・カドミウム・テルルからなるウェル領域（１５）を
形成し、該ウェル領域（１５）に該ウェル領域に対して
逆導電型の不純物原子を導入して光電変換素子を形成す
る方法に於いて、 前記ウェル領域（１５）を形成後、前記基板（１１）を
選択的にエッチングして前記ウェル領域（１５）を基板
表面より突出させ、基板（１１）を形成するカドミウム
・テルルの結晶とウェル領域（１５）を形成する水銀・
カドミウム・テルルの結晶の境界位置に段差を形成する
工程を設けたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62106050A JPH0797654B2 (ja) | 1987-04-28 | 1987-04-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62106050A JPH0797654B2 (ja) | 1987-04-28 | 1987-04-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63271979A true JPS63271979A (ja) | 1988-11-09 |
| JPH0797654B2 JPH0797654B2 (ja) | 1995-10-18 |
Family
ID=14423799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62106050A Expired - Lifetime JPH0797654B2 (ja) | 1987-04-28 | 1987-04-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0797654B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11186162A (ja) * | 1997-09-29 | 1999-07-09 | Lsi Logic Corp | アライメント・マーク・コントラストの強調方法 |
| JP2002353117A (ja) * | 2001-05-28 | 2002-12-06 | Nec Corp | 半導体装置の製造方法 |
| US9881874B2 (en) | 2015-12-01 | 2018-01-30 | Toshiba Memory Corporation | Forming method of superposition checking mark, manufacturing method of a semiconductor device and semiconductor device |
-
1987
- 1987-04-28 JP JP62106050A patent/JPH0797654B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11186162A (ja) * | 1997-09-29 | 1999-07-09 | Lsi Logic Corp | アライメント・マーク・コントラストの強調方法 |
| JP2002353117A (ja) * | 2001-05-28 | 2002-12-06 | Nec Corp | 半導体装置の製造方法 |
| US9881874B2 (en) | 2015-12-01 | 2018-01-30 | Toshiba Memory Corporation | Forming method of superposition checking mark, manufacturing method of a semiconductor device and semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0797654B2 (ja) | 1995-10-18 |
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