JPS6327465Y2 - - Google Patents
Info
- Publication number
- JPS6327465Y2 JPS6327465Y2 JP7595881U JP7595881U JPS6327465Y2 JP S6327465 Y2 JPS6327465 Y2 JP S6327465Y2 JP 7595881 U JP7595881 U JP 7595881U JP 7595881 U JP7595881 U JP 7595881U JP S6327465 Y2 JPS6327465 Y2 JP S6327465Y2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- differential amplifier
- input
- circuit
- amplifier circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Control Of Amplification And Gain Control (AREA)
Description
【考案の詳細な説明】
本考案は自動利得調整回路の改良に関する。一
般にマイクアンプ等は、マイクの使い方によつて
はその信号レベルの大きさが極端に大きく変化す
る為、次段に接続される増巾器等に過大な入力信
号を印加してしまう場合があり、歪みが発生して
しまうので自動利得調整回路が用いられるが、こ
の様な自動利得調整回路は入力信号に応じて増幅
回路のバイアスを変化させ増幅度を変化させてい
るので、出力に直流信号が重畳されてしまう欠点
があつた。
般にマイクアンプ等は、マイクの使い方によつて
はその信号レベルの大きさが極端に大きく変化す
る為、次段に接続される増巾器等に過大な入力信
号を印加してしまう場合があり、歪みが発生して
しまうので自動利得調整回路が用いられるが、こ
の様な自動利得調整回路は入力信号に応じて増幅
回路のバイアスを変化させ増幅度を変化させてい
るので、出力に直流信号が重畳されてしまう欠点
があつた。
本考案はきわめて簡単な構成で、この様な欠点
を改良した自動利得調整回路を提供するもので、
以下実施例に従つて詳細に説明する。
を改良した自動利得調整回路を提供するもので、
以下実施例に従つて詳細に説明する。
図は本考案の一実施例である。図に於いて入力
端子１は全波整流回路２に接続すると共に、減衰
器５を介してＮチヤンネルFET７（以下FET７
という）のゲートに接続する。全波整流回路２の
出力はコンデンサ３と抵抗４の並列回路を介して
接地すると共に、ＰチヤンネルFET８（以下
FET８という）及びＰチヤンネルFET１１（以
下FET１１という）のゲートに共通接続する。
FET８及びFET１１のドレインは、それぞれ出
力端子１６を有する差動増幅回路１５の反転及び
非反転入力端子１３及び１４に接続すると共に、
それぞれ抵抗９及び抵抗１２を介して負電源−Ｂ
に接続する。FET７のゲートは抵抗６を介して
接地し、ソースはFET８のソースに共通接続す
る。FET１０のゲートは接地し、ソースはFET
１１のソースに共通接続し、ドレインはFET７
のドレインと共通接続し正電源＋Ｂに接続する。
端子１は全波整流回路２に接続すると共に、減衰
器５を介してＮチヤンネルFET７（以下FET７
という）のゲートに接続する。全波整流回路２の
出力はコンデンサ３と抵抗４の並列回路を介して
接地すると共に、ＰチヤンネルFET８（以下
FET８という）及びＰチヤンネルFET１１（以
下FET１１という）のゲートに共通接続する。
FET８及びFET１１のドレインは、それぞれ出
力端子１６を有する差動増幅回路１５の反転及び
非反転入力端子１３及び１４に接続すると共に、
それぞれ抵抗９及び抵抗１２を介して負電源−Ｂ
に接続する。FET７のゲートは抵抗６を介して
接地し、ソースはFET８のソースに共通接続す
る。FET１０のゲートは接地し、ソースはFET
１１のソースに共通接続し、ドレインはFET７
のドレインと共通接続し正電源＋Ｂに接続する。
以上の構成に於いて、入力信号は入力端子１か
ら２分岐して、一方は減衰器５で減衰されて
FET７のゲートに印加され、もう一方は全波整
流回路２で整流され、コンデンサ３によつて平滑
されて正の直流信号に変換されて、FET８と１
１のゲートに印加される。ここで、周知の様に
FETはバイアスが小さいほど増巾度が大きく、
バイアスが大きい場合には増巾度が小さくなる。
従つて図に於いてFET７と８から成る第１の相
補差動増巾回路は、交流入力信号と、該交流入力
信号の大きさに応じた正の直流信号がバイアスと
して印加されているから、小さな交流入力信号の
場合にはバイアスが小さく、従つて増巾度が大き
く、大きな入力信号の場合には増巾度が小さくな
る。従つて差動増巾回路１５の入力端子１３には
信号の大きさに応じたバイアスによる直流分と、
信号の大きさに応じて増巾度が変化する交流分と
が出力される。そして、FET１０と１１からな
る第２の相補差動増巾回路は、入力信号の大きさ
に応じた正の直流信号しか印加されないから、そ
の入力端子１４には信号の大きさに応じたバイア
スによる直流分のみが出力される。そしてFET
７と１０及びFET８と１１の特性がそれぞれ等
しい特性であれば、入力端子１３及び１４に出力
される直流分の大きさはそれぞれ等しいレベルと
なる。
ら２分岐して、一方は減衰器５で減衰されて
FET７のゲートに印加され、もう一方は全波整
流回路２で整流され、コンデンサ３によつて平滑
されて正の直流信号に変換されて、FET８と１
１のゲートに印加される。ここで、周知の様に
FETはバイアスが小さいほど増巾度が大きく、
バイアスが大きい場合には増巾度が小さくなる。
従つて図に於いてFET７と８から成る第１の相
補差動増巾回路は、交流入力信号と、該交流入力
信号の大きさに応じた正の直流信号がバイアスと
して印加されているから、小さな交流入力信号の
場合にはバイアスが小さく、従つて増巾度が大き
く、大きな入力信号の場合には増巾度が小さくな
る。従つて差動増巾回路１５の入力端子１３には
信号の大きさに応じたバイアスによる直流分と、
信号の大きさに応じて増巾度が変化する交流分と
が出力される。そして、FET１０と１１からな
る第２の相補差動増巾回路は、入力信号の大きさ
に応じた正の直流信号しか印加されないから、そ
の入力端子１４には信号の大きさに応じたバイア
スによる直流分のみが出力される。そしてFET
７と１０及びFET８と１１の特性がそれぞれ等
しい特性であれば、入力端子１３及び１４に出力
される直流分の大きさはそれぞれ等しいレベルと
なる。
従つて、差動増幅器等を用いて入力端子１３と
入力端子１４に印加される出力レベルの差信号を
とれば、直流分は除去されて交流分のみの出力信
号が得られる。即と入力信号が小さい場合には大
きく増巾された出力信号が生じ、入力信号が大き
い場合には小さく増巾された出力信号が生じる。
入力端子１４に印加される出力レベルの差信号を
とれば、直流分は除去されて交流分のみの出力信
号が得られる。即と入力信号が小さい場合には大
きく増巾された出力信号が生じ、入力信号が大き
い場合には小さく増巾された出力信号が生じる。
ここで、入力信号は減衰器５で減衰されている
のでFET７に印加されるレベルは小さく、FET
７と８から成る相補差動増巾回路で差動増巾され
るので、偶数次高調波歪みが除去されて歪みも非
常に小さくなり、２組の相補差動増巾回路の差信
号出力はバイアスによる直流分が除去されるの
で、交流信号に直流分が混入して歪みを生じたり
する恐れもない。そして、信号に応じた直流信号
は入力インピーダンスの大きなFETのゲートに
印加するので、平滑用のコンデンサ３は容量値の
小さなコンデンサで良く、従つて全波整流回路に
よる充電時定数を短かくすることが出来る。
のでFET７に印加されるレベルは小さく、FET
７と８から成る相補差動増巾回路で差動増巾され
るので、偶数次高調波歪みが除去されて歪みも非
常に小さくなり、２組の相補差動増巾回路の差信
号出力はバイアスによる直流分が除去されるの
で、交流信号に直流分が混入して歪みを生じたり
する恐れもない。そして、信号に応じた直流信号
は入力インピーダンスの大きなFETのゲートに
印加するので、平滑用のコンデンサ３は容量値の
小さなコンデンサで良く、従つて全波整流回路に
よる充電時定数を短かくすることが出来る。
この様に、一般に出力インピーダンスが低い全
波整流回路で容量値の小さなコンデンサを充電す
るので、充電による時間遅れが極めて少ない為、
可聴用波数に於いてはほとんど時間遅れの問題が
無く、信号の大きさに応じてリアルタイムに増巾
度を変化させることが出来る自動利得調整回路を
提供出来る。
波整流回路で容量値の小さなコンデンサを充電す
るので、充電による時間遅れが極めて少ない為、
可聴用波数に於いてはほとんど時間遅れの問題が
無く、信号の大きさに応じてリアルタイムに増巾
度を変化させることが出来る自動利得調整回路を
提供出来る。
尚、より高い周波数までバイアスを時間遅れ無
く動作させたい場合には、抵抗６にコンデンサを
並列接続する等して、交流信号を遅延させればバ
イアスは常に時間遅れを生じることは無い。
く動作させたい場合には、抵抗６にコンデンサを
並列接続する等して、交流信号を遅延させればバ
イアスは常に時間遅れを生じることは無い。
以上の様に本考案によれば、極めて簡単な構成
で利得を自動的に調整出来、しかも出力信号中の
直流成分を容易に除去出来る。
で利得を自動的に調整出来、しかも出力信号中の
直流成分を容易に除去出来る。
図は本考案の一実施例を示す回路図である。図
中２は整流回路、７，８，１０、及び１１は
FETである。
中２は整流回路、７，８，１０、及び１１は
FETである。
Claims (1)
- 入力信号レベルに応じた直流信号を得る検波手
段と、第１及び第２の入力端子を有しこれら入力
端子に加えられた上記入力信号及び直流信号を差
動増幅する第１の相補差動増幅回路と、上記第１
の相補差動増幅回路と同一構成であつて第１の入
力端子に固定電圧が加えられ、第２の入力端子に
上記直流信号が加えられた第２の相補差動増幅回
路と、上記第１及び第２の相補差動増幅回路の出
力を差動増幅する第３の差動増幅回路とを有し、
上記第１及び第２の差動増幅回路の出力の直流信
号成分を相殺して上記入力信号成分を増幅する様
にした自動利得調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7595881U JPS6327465Y2 (ja) | 1981-05-26 | 1981-05-26 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7595881U JPS6327465Y2 (ja) | 1981-05-26 | 1981-05-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57188414U JPS57188414U (ja) | 1982-11-30 |
| JPS6327465Y2 true JPS6327465Y2 (ja) | 1988-07-25 |
Family
ID=29871670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7595881U Expired JPS6327465Y2 (ja) | 1981-05-26 | 1981-05-26 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6327465Y2 (ja) |
-
1981
- 1981-05-26 JP JP7595881U patent/JPS6327465Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57188414U (ja) | 1982-11-30 |
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