JPS63276902A - ハイブリツドカツプラ形半導体移相器 - Google Patents
ハイブリツドカツプラ形半導体移相器Info
- Publication number
- JPS63276902A JPS63276902A JP8171387A JP8171387A JPS63276902A JP S63276902 A JPS63276902 A JP S63276902A JP 8171387 A JP8171387 A JP 8171387A JP 8171387 A JP8171387 A JP 8171387A JP S63276902 A JPS63276902 A JP S63276902A
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- JP
- Japan
- Prior art keywords
- phase shifter
- hybrid coupler
- line
- bias circuit
- type semiconductor
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- Pending
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- Waveguide Switches, Polarizers, And Phase Shifters (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、を子制御アンテナの位相制御。
等に用いられるハイブリッドカップラ形半導体移相器の
小形軽量化、及びバイアス回路故障時の特性劣化防止に
関するものである。
小形軽量化、及びバイアス回路故障時の特性劣化防止に
関するものである。
第３図は従来のハイブリッドカップラ形移相器の一例を
示す斜視図である１図において（１１はシリコン、（）
ａＡｓなどの半導体基板、（２）は半導体基板（１）の
底面に金等の導体をメタライズして形成される地導体、
（３）は移相器の主線路、（４）はブランチライン形ハ
イブリッドカップラ、（５）はブランチライン形ハイブ
リッドカップラ（４）の結合出力端、直接出力端にそれ
ぞれ付加される装荷線路、（６）は電界効果トランジス
タ（以下ＦＦＴ）のドレイン電極、（７）はゲート電極
、（８）は２個のＦＥＴの共通ソース電極、（９）は＋
６） （７） ＋８）を総会したＰＥＴである。 ａｃ
ｉは約４分の１波長の高インピーダンス線路、０は約４
分の１波長の低インピーダンス線路、０３は外部から駆
動バイアス電圧をうけるためのバイアスパッド、Ｑ３は
ａｏ （１１１Ｑ３を総合した分布定数バイアス回路、
ｕ４は約４分の１波長の制インピーダンス線″Ｒ１Ｉ、
（へ）は約４分のｌ波長の低インピーダンスＩｖｉｌ路
、Ｑ０は接地用パッド、叩はｕ４ＪＩｍｒｌＱを総会し
た接地用バイアス回路′：ｃあり主線路に付加されてい
る。
示す斜視図である１図において（１１はシリコン、（）
ａＡｓなどの半導体基板、（２）は半導体基板（１）の
底面に金等の導体をメタライズして形成される地導体、
（３）は移相器の主線路、（４）はブランチライン形ハ
イブリッドカップラ、（５）はブランチライン形ハイブ
リッドカップラ（４）の結合出力端、直接出力端にそれ
ぞれ付加される装荷線路、（６）は電界効果トランジス
タ（以下ＦＦＴ）のドレイン電極、（７）はゲート電極
、（８）は２個のＦＥＴの共通ソース電極、（９）は＋
６） （７） ＋８）を総会したＰＥＴである。 ａｃ
ｉは約４分の１波長の高インピーダンス線路、０は約４
分の１波長の低インピーダンス線路、０３は外部から駆
動バイアス電圧をうけるためのバイアスパッド、Ｑ３は
ａｏ （１１１Ｑ３を総合した分布定数バイアス回路、
ｕ４は約４分の１波長の制インピーダンス線″Ｒ１Ｉ、
（へ）は約４分のｌ波長の低インピーダンスＩｖｉｌ路
、Ｑ０は接地用パッド、叩はｕ４ＪＩｍｒｌＱを総会し
た接地用バイアス回路′：ｃあり主線路に付加されてい
る。
次に動作について説明する。２個のＦＢ’ｌ’（９１に
は常に同じ駆動バイアス電圧がかかっていなければいけ
ない。この駆動バイアス電圧を順バイアス（ｏＶ）、逆
バイアス（マイナス数Ｖ）と切換えることによってＦｇ
’ｒ（９）のインピーダンスが変化し、ブランチライン
形・・イブリッドカップラ（４）から装荷線路（５）を
みた反射位相が変化し主線路（３）の入力から出力への
透過位相が変わり、その透過位相の差が所望の移相量と
なるように動作する。地導体（２）はシャーシ等に半田
付され接地される。ＦＢＴ （９）は分布定数バイアス
回路（２）から駆動バイアス電圧がゲート電極（７）に
印加されるが、その際Ｆ’ＥＴとして正常動作するため
に共通ソース電極（８）は金ワイヤ等で接地され、ドレ
イン電極（６）は接地用パッドＱｌを金ワイヤ等で接地
することにより接地され、地導体（２）と同一電圧レベ
ルに設定される。
は常に同じ駆動バイアス電圧がかかっていなければいけ
ない。この駆動バイアス電圧を順バイアス（ｏＶ）、逆
バイアス（マイナス数Ｖ）と切換えることによってＦｇ
’ｒ（９）のインピーダンスが変化し、ブランチライン
形・・イブリッドカップラ（４）から装荷線路（５）を
みた反射位相が変化し主線路（３）の入力から出力への
透過位相が変わり、その透過位相の差が所望の移相量と
なるように動作する。地導体（２）はシャーシ等に半田
付され接地される。ＦＢＴ （９）は分布定数バイアス
回路（２）から駆動バイアス電圧がゲート電極（７）に
印加されるが、その際Ｆ’ＥＴとして正常動作するため
に共通ソース電極（８）は金ワイヤ等で接地され、ドレ
イン電極（６）は接地用パッドＱｌを金ワイヤ等で接地
することにより接地され、地導体（２）と同一電圧レベ
ルに設定される。
従来のハイブリッドカップラ形移相器は以上のように２
個のＦＥＴ （９）に同一駆動バイアス電圧を与えるの
に２個の分布定数バイアス回路側を用いていた。そのた
め移相器のチップ寸法が大きくなるという欠点があった
。また、２個の分布定数バイアス回路時のうち１個が線
路の切断、等で故障した場曾、２個のＦ’ｇＴ （９１
のインピーダンスがアンバランスとなり移相器の挿入損
失、 ｖｓｗａを劣化させるいう問題点があった。
個のＦＥＴ （９）に同一駆動バイアス電圧を与えるの
に２個の分布定数バイアス回路側を用いていた。そのた
め移相器のチップ寸法が大きくなるという欠点があった
。また、２個の分布定数バイアス回路時のうち１個が線
路の切断、等で故障した場曾、２個のＦ’ｇＴ （９１
のインピーダンスがアンバランスとなり移相器の挿入損
失、 ｖｓｗａを劣化させるいう問題点があった。
この発明はこれらの問題点を解決するためになされたも
ので、２個のＦＥＴに駆動バイアス電圧を与える分布定
数バイアス回路を１個とし移相器の小形軽量化を達成す
ることを目的とするまた。この発明は同時に分布定数バ
イアス回路が線路の切断１等で故障した場曾に、移相器
の挿入、損失、 ｖｓｗａの劣化を防ぐことも目的と
している。
ので、２個のＦＥＴに駆動バイアス電圧を与える分布定
数バイアス回路を１個とし移相器の小形軽量化を達成す
ることを目的とするまた。この発明は同時に分布定数バ
イアス回路が線路の切断１等で故障した場曾に、移相器
の挿入、損失、 ｖｓｗａの劣化を防ぐことも目的と
している。
この発明に係るハイブリッドカップラ形半導体移相器は
、２個のＦＦ、Ｔのゲート電極を導電性の線路で接続す
ることにより１分布定数バイアス回路の片シ、を省略し
たものである。
、２個のＦＦ、Ｔのゲート電極を導電性の線路で接続す
ることにより１分布定数バイアス回路の片シ、を省略し
たものである。
この発明においては、２個のＰＥＴのゲート電極が導電
性の線路で接続されていることにより、片方のＦＥＴの
ゲート電極に駆動バイアス電圧を印加すれば両方のＦＥ
Ｔにバイアスが印〃口され通常のハイブリットカップラ
形半導体移相器の動作をする。また、バイアス回路が１
個であるためバイアス回路が線路の切断１等で故障して
も、移相量は得られないものの、挿入損失、■乳の劣化
はほとんどなく９周囲に与える影響を最小限にとどめる
ことができる。
性の線路で接続されていることにより、片方のＦＥＴの
ゲート電極に駆動バイアス電圧を印加すれば両方のＦＥ
Ｔにバイアスが印〃口され通常のハイブリットカップラ
形半導体移相器の動作をする。また、バイアス回路が１
個であるためバイアス回路が線路の切断１等で故障して
も、移相量は得られないものの、挿入損失、■乳の劣化
はほとんどなく９周囲に与える影響を最小限にとどめる
ことができる。
〔実施例〕
第１図はこの発明の一実施例を示す斜視図である。（１
）〜ａηは上記従来装置と全く同一のものである。（至
）は２個のＰｇＴ （９１のゲート電極（７）を直流的
に接続するためのゲート接＃Ｃ線路である。
）〜ａηは上記従来装置と全く同一のものである。（至
）は２個のＰｇＴ （９１のゲート電極（７）を直流的
に接続するためのゲート接＃Ｃ線路である。
同図は、ハイブリッドカップラ形半導体移相器の基板部
分のみを示したものであり、移相器として使用される場
曾には半導体基板（１）が７ャ−シ等に半田付され地導
体（２）は接地され、共通ソース電極（８）と接地用パ
ッドｕＧが金ワイヤ等で接地される。また、従来２個あ
った分布だ数バイアス回路ｕは１個となっている。
分のみを示したものであり、移相器として使用される場
曾には半導体基板（１）が７ャ−シ等に半田付され地導
体（２）は接地され、共通ソース電極（８）と接地用パ
ッドｕＧが金ワイヤ等で接地される。また、従来２個あ
った分布だ数バイアス回路ｕは１個となっている。
上記のように構成されたハイブリッドカップラ形半導体
移相器において、半導体基板１１１の地導体（２）の面
がシャーシ等に半田付され、共通ソース電極（８）と接
地用パッドＱｅが金ワイヤ等で接地された後、バイアス
パッドυよシ駆動バイアス電圧が外部より供給され、駆
動バイアス電圧は一方のＦｇＴ（９）のゲート電極（７
）に印加される。
移相器において、半導体基板１１１の地導体（２）の面
がシャーシ等に半田付され、共通ソース電極（８）と接
地用パッドＱｅが金ワイヤ等で接地された後、バイアス
パッドυよシ駆動バイアス電圧が外部より供給され、駆
動バイアス電圧は一方のＦｇＴ（９）のゲート電極（７
）に印加される。
同時に駆動バイアス電圧はゲート接続線１ｉＧに）を介
して他方のＦ’ＥＴ（９）のゲート電極（７）にも印加
される。この時、共通ソース電極（８）は接地されてお
シ、ドレイン電極（６）は接地用パッドαＧを接地する
ことにより直流的に接地されているので２個のｆ’ＥＴ
（９１は正常動作する。
して他方のＦ’ＥＴ（９）のゲート電極（７）にも印加
される。この時、共通ソース電極（８）は接地されてお
シ、ドレイン電極（６）は接地用パッドαＧを接地する
ことにより直流的に接地されているので２個のｆ’ＥＴ
（９１は正常動作する。
この駆動バイアス電圧をオン、オフすることにより２個
のＦ’ｇＴ（９）のインピーダンスが同時に変化し、ブ
ランチライン形ハイブリッドカップラ（４）からみた装
荷線路（５）の反射位相が変化する。ブランチライン形
ハイブリッドカッグラ（４）の結合出力端、直接出力端
での反射１立相が変わるため主線路の透過位相が変化し
その差を利用して移相器としている。このようにゲート
接続線路（７）を用いているため分布定数バイアス回路
器が１個でよく、移相器の小形軽量化を達成している。
のＦ’ｇＴ（９）のインピーダンスが同時に変化し、ブ
ランチライン形ハイブリッドカップラ（４）からみた装
荷線路（５）の反射位相が変化する。ブランチライン形
ハイブリッドカッグラ（４）の結合出力端、直接出力端
での反射１立相が変わるため主線路の透過位相が変化し
その差を利用して移相器としている。このようにゲート
接続線路（７）を用いているため分布定数バイアス回路
器が１個でよく、移相器の小形軽量化を達成している。
また分布定数バイアス回路口が線路の切断１等で故障し
ても、２個のＰｇＴ （９＋のインピーダンスがアンバ
ランスになることはなく、移相量は得られないも（９）
挿入損失、 ｖｓｗａの劣化を防ぎ１周囲に与える影
響を最小限におさえることができる。
ても、２個のＰｇＴ （９＋のインピーダンスがアンバ
ランスになることはなく、移相量は得られないも（９）
挿入損失、 ｖｓｗａの劣化を防ぎ１周囲に与える影
響を最小限におさえることができる。
なお、上記実施例ではバイアス回路は分布定数バイアス
回路で説明したが、抵抗、キャパシタ、４を用いた集中
定数バイアス回路を用いたものでも同様の効果がある。
回路で説明したが、抵抗、キャパシタ、４を用いた集中
定数バイアス回路を用いたものでも同様の効果がある。
第２図はバイアス回路に集中定数バイアス回路と用いた
本発明の他の実施例を示すものであり、（１）〜（９）
、 Ｑ２．αト１は本発明の前述の実施例と全く同じで
あるｏａｎは抵抗Ｉ（イ）は“′ゞ′り、 ａ！ｎはキ
ャパシタ（イ）の片側の電極を接地するためのキャパシ
タ接地パッド、（２）は（１３，０９−（２）へ である。この構成の場合だと、キャパシタ接地パッドＱ
ｐを金ワイヤ等で接地する必要があシ。
本発明の他の実施例を示すものであり、（１）〜（９）
、 Ｑ２．αト１は本発明の前述の実施例と全く同じで
あるｏａｎは抵抗Ｉ（イ）は“′ゞ′り、 ａ！ｎはキ
ャパシタ（イ）の片側の電極を接地するためのキャパシ
タ接地パッド、（２）は（１３，０９−（２）へ である。この構成の場合だと、キャパシタ接地パッドＱ
ｐを金ワイヤ等で接地する必要があシ。
集中定数バイアス回路に）を１個にすると、小形軽量化
の他に金ワイヤを打つ作業も半減できるまた。上記実施
例ではブランチライン形ハイブリッドカップラを例に説
明したがこれに限らず、インターデジタル形ノ・イブリ
ッドカップラ、結合線路形ハイブリッドカップラを用い
た移相器にも適用できる。
の他に金ワイヤを打つ作業も半減できるまた。上記実施
例ではブランチライン形ハイブリッドカップラを例に説
明したがこれに限らず、インターデジタル形ノ・イブリ
ッドカップラ、結合線路形ハイブリッドカップラを用い
た移相器にも適用できる。
また、上記実施例では装荷線路に分岐線路は付加されて
いないが、装荷線路に分岐線路が並列に付加されている
構成の移相器にも適用できる。
いないが、装荷線路に分岐線路が並列に付加されている
構成の移相器にも適用できる。
さらに、上記説明ではこの発明を単ビツト移相器の構成
例について述べたが、多ビツト移相器の構成のものでも
適用できることは言うまでもない。
例について述べたが、多ビツト移相器の構成のものでも
適用できることは言うまでもない。
この発明は以上説明したとおり、ノルイブリッドカップ
ラ形半導体移相器の２個のＦＥＴのゲート電極をゲート
接続線路で接続したため、バイアス回路を１個にするこ
とができ移相器を小形軽量化するという効果がある。
ラ形半導体移相器の２個のＦＥＴのゲート電極をゲート
接続線路で接続したため、バイアス回路を１個にするこ
とができ移相器を小形軽量化するという効果がある。
また、バイアス回路が線路の切断１等で故障した場合も
、２個のＦ’ＥＴは同じ状態となるため、移相量は優ら
れないものの挿入損失、ＶＳ■の劣化は防ぐことができ
１周囲に与える影響を最小限におさえられる。
、２個のＦ’ＥＴは同じ状態となるため、移相量は優ら
れないものの挿入損失、ＶＳ■の劣化は防ぐことができ
１周囲に与える影響を最小限におさえられる。
第１図はこの発明のハイブリッドカップラ形半導体移相
器の一実施例を示す斜視図、第２図はこの発明のハイブ
リッドカップラ形半導体移相器の他の実施例を示す斜視
図、第３図は従来のハイブリッドカップラ形半導体移相
器の−例を示す斜視図である。 図において、（１）は半導体基板、（２）は地導体。 （３）は主線Ｅ−３，（４１はブランチライン形ハイブ
リッドカップラ、（５）は装荷線路、（６）はドレイン
電極、（７）はゲート電極、（８）は共通ソース電極、
（９）はＦＥＴ、 ００は高インピーダンス線路、ｌは
低インピーダンス線路、（２）はバイアスパッド、Ｑ３
は分布定数バイアス回路、α４は高インピーダンス線路
、（至）は低インピーダンス線路、 Ｑｉは接地用パッ
ド、Ｃηは接地用バイアス回路、叫はゲート接続線路、
囲は抵抗、（イ）はキャパシタ、６２υはキャパシタ接
地パッド、（２）は集中定数バイアス回路である。 なお１図中同一符号は同一または相当部分を示す。
器の一実施例を示す斜視図、第２図はこの発明のハイブ
リッドカップラ形半導体移相器の他の実施例を示す斜視
図、第３図は従来のハイブリッドカップラ形半導体移相
器の−例を示す斜視図である。 図において、（１）は半導体基板、（２）は地導体。 （３）は主線Ｅ−３，（４１はブランチライン形ハイブ
リッドカップラ、（５）は装荷線路、（６）はドレイン
電極、（７）はゲート電極、（８）は共通ソース電極、
（９）はＦＥＴ、 ００は高インピーダンス線路、ｌは
低インピーダンス線路、（２）はバイアスパッド、Ｑ３
は分布定数バイアス回路、α４は高インピーダンス線路
、（至）は低インピーダンス線路、 Ｑｉは接地用パッ
ド、Ｃηは接地用バイアス回路、叫はゲート接続線路、
囲は抵抗、（イ）はキャパシタ、６２υはキャパシタ接
地パッド、（２）は集中定数バイアス回路である。 なお１図中同一符号は同一または相当部分を示す。
Claims (4)
- （１）半導体基板に形成されるストリップ線路で構成さ
れるハイブリッドカップラと、ハイブリッドカップラの
入力端とアイソレーション端に接続される主線路と、ハ
イブリッドカップラの第１、及び第２の出力端に接続さ
れる装荷線路と、装荷線路の先端に接続される電解効果
トランジスタと、上記電解効果トランジスタのゲート電
極に駆動バイアス電圧を印加するための、ストリップ線
路で構成されるバイアス回路とから成るハイブリッドカ
ップラ形半導体移相器において、複数個の電解効果トラ
ンジスタのゲート電極と導電性の線路で接続し、複数個
の電解効果トランジスタのゲート電極に駆動バイアス電
圧を印加するためのバイアス回路を１個にしたことを特
徴とするハイブリッドカップラ形半導体移相器。 - （２）バイアス回路が抵抗、キャパシタで構成されるこ
とを特徴とする特許請求の範囲第（１）項記載のハイブ
リッドカップラ形半導体移相器。 - （３）バイアス回路がストリップ線路、キャパシタで構
成されることを特徴とする特許請求の範囲第（１）項記
載のハイブリッドカップラ形半導体移相器。 - （４）ハイブリッドカップラの第１、及び第２の出力端
に接続される装荷線路に並列に付加される分岐線路を持
つことを特徴とする特許請求の範囲第（１）項、第（２
）項、又は第（３）項記載のハイブリッドカップラ形半
導体移相器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8171387A JPS63276902A (ja) | 1987-04-02 | 1987-04-02 | ハイブリツドカツプラ形半導体移相器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8171387A JPS63276902A (ja) | 1987-04-02 | 1987-04-02 | ハイブリツドカツプラ形半導体移相器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63276902A true JPS63276902A (ja) | 1988-11-15 |
Family
ID=13754035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8171387A Pending JPS63276902A (ja) | 1987-04-02 | 1987-04-02 | ハイブリツドカツプラ形半導体移相器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63276902A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5032806A (en) * | 1989-08-09 | 1991-07-16 | Mitsubishi Denki Kabushiki Kaisha | Loaded line phase shifter |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5951602A (ja) * | 1982-09-17 | 1984-03-26 | Mitsubishi Electric Corp | 半導体移相器 |
-
1987
- 1987-04-02 JP JP8171387A patent/JPS63276902A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5951602A (ja) * | 1982-09-17 | 1984-03-26 | Mitsubishi Electric Corp | 半導体移相器 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5032806A (en) * | 1989-08-09 | 1991-07-16 | Mitsubishi Denki Kabushiki Kaisha | Loaded line phase shifter |
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