JPH0669701A - ローデットライン型移相器 - Google Patents
ローデットライン型移相器Info
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- JPH0669701A JPH0669701A JP5107918A JP10791893A JPH0669701A JP H0669701 A JPH0669701 A JP H0669701A JP 5107918 A JP5107918 A JP 5107918A JP 10791893 A JP10791893 A JP 10791893A JP H0669701 A JPH0669701 A JP H0669701A
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- phase shifter
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
- H01P1/00—Auxiliary devices
- H01P1/18—Phase-shifters
- H01P1/185—Phase-shifters using a diode or a gas filled discharge tube
Landscapes
- Waveguide Switches, Polarizers, And Phase Shifters (AREA)
- Networks Using Active Elements (AREA)
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
Abstract
(57)【要約】
【目的】 １つの移相器で２つの異なる移相量を得るこ
とができ、多ビット移相器を形成するに際してチップサ
イズを小型化することができるローデットライン型移相
器を得る。 【構成】 １／４波長の主線路３の両端にそれぞれ接続
された装荷線路４ａ，４ｂの他端に接続されたソース接
地のＦＥＴ５ａ，５ｂのドレイン電極１０ａ，７ａ間
を、そのソース・ドレイン電極間に共振用インダクタ２
０を並列接続したＦＥＴ２３を介して接続する。
とができ、多ビット移相器を形成するに際してチップサ
イズを小型化することができるローデットライン型移相
器を得る。 【構成】 １／４波長の主線路３の両端にそれぞれ接続
された装荷線路４ａ，４ｂの他端に接続されたソース接
地のＦＥＴ５ａ，５ｂのドレイン電極１０ａ，７ａ間
を、そのソース・ドレイン電極間に共振用インダクタ２
０を並列接続したＦＥＴ２３を介して接続する。
Description
【０００１】
【産業上の利用分野】この発明は、ローデットライン型
移相器に関し、特に、小型化した多ビット移相器を構成
することができるローデットライン型移相器に関するも
のである。
移相器に関し、特に、小型化した多ビット移相器を構成
することができるローデットライン型移相器に関するも
のである。
【０００２】
【従来の技術】図１２は従来のローデットライン型移相
器の構成を示す斜視図であり、図１３はその等価回路図
である。これらの図において、１２０はローデットライ
ン型移相器であり、該ローデットライン型移相器１２０
は、シリコンまたはＧａＡｓ等の半導体基板１２の上面
に形成された１／４波長の主線路３、この主線路３の両
端に形成された入力パッド（入力端子）１と出力パッド
（出力端子）２、この主線路３の入力パッド（入力端
子）１側の端部と出力パッド（出力端子）２側の端部に
付加された装荷線路４ａ，４ｂ、この装荷線路４ａ，４
ｂの端部にそれぞれ接続されたソース接地された電界効
果トランジスタ（以下、ＦＥＴと称す。）５ａ，５ｂと
から構成されている。図中、７，１０はＦＥＴ５ａ，５
ｂのドレイン、９はＦＥＴ５ａ，５ｂの共通のソース、
８，１１はＦＥＴ５ａ，５ｂのゲート、６ａ，６ｂはそ
れぞれゲート８，１１に接続されたゲートバイアスパッ
ド（ゲートバイアス端子）、１３は上記共通のソース９
を接地するための金線等からなるワイヤである。
器の構成を示す斜視図であり、図１３はその等価回路図
である。これらの図において、１２０はローデットライ
ン型移相器であり、該ローデットライン型移相器１２０
は、シリコンまたはＧａＡｓ等の半導体基板１２の上面
に形成された１／４波長の主線路３、この主線路３の両
端に形成された入力パッド（入力端子）１と出力パッド
（出力端子）２、この主線路３の入力パッド（入力端
子）１側の端部と出力パッド（出力端子）２側の端部に
付加された装荷線路４ａ，４ｂ、この装荷線路４ａ，４
ｂの端部にそれぞれ接続されたソース接地された電界効
果トランジスタ（以下、ＦＥＴと称す。）５ａ，５ｂと
から構成されている。図中、７，１０はＦＥＴ５ａ，５
ｂのドレイン、９はＦＥＴ５ａ，５ｂの共通のソース、
８，１１はＦＥＴ５ａ，５ｂのゲート、６ａ，６ｂはそ
れぞれゲート８，１１に接続されたゲートバイアスパッ
ド（ゲートバイアス端子）、１３は上記共通のソース９
を接地するための金線等からなるワイヤである。
【０００３】一方、図１４は、図１２のローデットライ
ン型移相器においてＦＥＴ５ａ，５ｂをそれぞれ装荷線
路４ａ，４ｂに含め、層間線路４ａ’，４ｂ’として表
した等価回路図であり、図においてＺc は主線路３の特
性インピーダンス、θは主線路３の電気長、Ｙi は装荷
線路４とＦＥＴ５を含めた負荷のアドミタンス成分、Ｚ
o は移相器全体の特性インピーダンスを示している。
ン型移相器においてＦＥＴ５ａ，５ｂをそれぞれ装荷線
路４ａ，４ｂに含め、層間線路４ａ’，４ｂ’として表
した等価回路図であり、図においてＺc は主線路３の特
性インピーダンス、θは主線路３の電気長、Ｙi は装荷
線路４とＦＥＴ５を含めた負荷のアドミタンス成分、Ｚ
o は移相器全体の特性インピーダンスを示している。
【０００４】以下、動作について説明する。一般に、ロ
ーデットライン型移相器において、入出力の各端子にお
いて端子の外側から回路側を見たインピーダンスと、回
路側から端子の外側を見たインピーダンスが等しく、伝
送量がφで示される回路は、図１５に示すＫ行列によっ
て表すことができ、また、このような回路は縦続接続に
よって接続することができる。
ーデットライン型移相器において、入出力の各端子にお
いて端子の外側から回路側を見たインピーダンスと、回
路側から端子の外側を見たインピーダンスが等しく、伝
送量がφで示される回路は、図１５に示すＫ行列によっ
て表すことができ、また、このような回路は縦続接続に
よって接続することができる。
【０００５】そこで、図１３の等価回路図で示すローデ
ットライン型移相器を、Ｋ行列で表すと、ローデッドラ
イン、即ち、装荷線路４（４ａ，４ｂ）とＦＥＴ５（５
ａ，５ｂ）を含めた負荷のアドミタンス成分Ｙi は、下
記の式(1) で表され、
ットライン型移相器を、Ｋ行列で表すと、ローデッドラ
イン、即ち、装荷線路４（４ａ，４ｂ）とＦＥＴ５（５
ａ，５ｂ）を含めた負荷のアドミタンス成分Ｙi は、下
記の式(1) で表され、
【０００６】
【数１】
【０００７】また、主線路３の特性インピーダンスは、
下記の式(2) で表され、
下記の式(2) で表され、
【０００８】
【数２】
【０００９】従って、ローデットライン型移相器全体
は、これら式(1),(2) により、下記の数式３で表され
る。
は、これら式(1),(2) により、下記の数式３で表され
る。
【００１０】
【数３】
【００１１】また、アドミタンス成分（Ｙ）は、コンダ
クタンス（Ｇ）とサセプタンス（Ｂ）とで表すことがで
きるため、上記装荷線路４（４ａ，４ｂ）とＦＥＴ５
（５ａ，５ｂ）を含めた負荷のアドミタンス成分Ｙi は
下記の式(4) で表される。 Ｙi ＝Ｇi ＋ｊＢi …(4)
クタンス（Ｇ）とサセプタンス（Ｂ）とで表すことがで
きるため、上記装荷線路４（４ａ，４ｂ）とＦＥＴ５
（５ａ，５ｂ）を含めた負荷のアドミタンス成分Ｙi は
下記の式(4) で表される。 Ｙi ＝Ｇi ＋ｊＢi …(4)
【００１２】ここで、上記式(4) を式(3) に代入する
と、上記Ｋ行列の各成分Ａ，Ｂ，Ｃ，Ｄは、それぞれ下
記の式(5) で表される。 Ａ＝Ｄ＝ｃｏｓθ−Ｂi Ｚc ｓｉｎθ＋ｊＺc Ｇi ｓｉｎθ Ｂ＝ｊＺc ｓｉｎθ Ｃ＝２Ｇi （ｃｏｓθ−Ｂi Ｚc ｓｉｎθ）＋ｊＺc （２Ｂi Ｙc ｃｏｓθ ＋Ｙc 2 ＋Ｇi 2 −Ｂi 2 ）ｓｉｎθ …(5)
と、上記Ｋ行列の各成分Ａ，Ｂ，Ｃ，Ｄは、それぞれ下
記の式(5) で表される。 Ａ＝Ｄ＝ｃｏｓθ−Ｂi Ｚc ｓｉｎθ＋ｊＺc Ｇi ｓｉｎθ Ｂ＝ｊＺc ｓｉｎθ Ｃ＝２Ｇi （ｃｏｓθ−Ｂi Ｚc ｓｉｎθ）＋ｊＺc （２Ｂi Ｙc ｃｏｓθ ＋Ｙc 2 ＋Ｇi 2 −Ｂi 2 ）ｓｉｎθ …(5)
【００１３】次に、このＫ行列を、Ｓパラメータに変換
すると、上記図１３の等価回路で表されるローデットラ
イン型移相器は対称回路であることから、下記の式(6),
(7)になる（ここで、Ｙo はアドミタンス成分、Ｚo は
インピーダンスである）。
すると、上記図１３の等価回路で表されるローデットラ
イン型移相器は対称回路であることから、下記の式(6),
(7)になる（ここで、Ｙo はアドミタンス成分、Ｚo は
インピーダンスである）。
【００１４】
【数４】
【００１５】
【数５】
【００１６】また、上記図１３の等価回路で表されるロ
ーデットライン型移相器を無反射、無損失と仮定する
と、上記Ｓ11，Ｓ21，Ｇi は下記の式(8),(9),(10)とな
り、 Ｓ11＝０ …(8)
ーデットライン型移相器を無反射、無損失と仮定する
と、上記Ｓ11，Ｓ21，Ｇi は下記の式(8),(9),(10)とな
り、 Ｓ11＝０ …(8)
【００１７】
【数６】
【００１８】Ｇi ＝０ …(10) 式(8) を式(6) に代入すると、下記の式(11)に示す関係
が得られ、式(7) に式(6),(5),(10)を代入すると、下記
の式(12)に示す関係が得られる。 ＢＹo ＝ＣＺo …(11)
が得られ、式(7) に式(6),(5),(10)を代入すると、下記
の式(12)に示す関係が得られる。 ＢＹo ＝ＣＺo …(11)
【００１９】
【数７】
【００２０】そして、この式(12)は共役式を掛けること
により、下記の式(13)に変換される。 Ｓ12＝Ｓ21＝ｃｏｓθ−Ｂi Ｚc ｓｉｎθ−ｊＺc Ｙo ｓｉｎθ …(13)
により、下記の式(13)に変換される。 Ｓ12＝Ｓ21＝ｃｏｓθ−Ｂi Ｚc ｓｉｎθ−ｊＺc Ｙo ｓｉｎθ …(13)
【００２１】ここで、この移相器の伝送量をφとする
と、上記式(13)から下記の式(14)の関係が得られ、そし
て、主線路３は１／４波長で、θ＝９０℃なので、入出
力端での反射波が相殺されることから、下記の式(15)に
示す関係が成り立ち、従って、この式(15)により、上記
伝送量φは、下記の式(16)で表わされる。 ｃｏｓφ＝ｃｏｓθ−Ｂi Ｚc ｓｉｎθ ｓｉｎφ＝−ｊＺc Ｙo ｓｉｎθ …(14) ｃｏｓφ＝−Ｂi Ｚc ｓｉｎφ＝−ｊＺc Ｙo …(15) φ＝ｃｏｓ-1（−Ｂi Ｚc ） …(16)
と、上記式(13)から下記の式(14)の関係が得られ、そし
て、主線路３は１／４波長で、θ＝９０℃なので、入出
力端での反射波が相殺されることから、下記の式(15)に
示す関係が成り立ち、従って、この式(15)により、上記
伝送量φは、下記の式(16)で表わされる。 ｃｏｓφ＝ｃｏｓθ−Ｂi Ｚc ｓｉｎθ ｓｉｎφ＝−ｊＺc Ｙo ｓｉｎθ …(14) ｃｏｓφ＝−Ｂi Ｚc ｓｉｎφ＝−ｊＺc Ｙo …(15) φ＝ｃｏｓ-1（−Ｂi Ｚc ） …(16)
【００２２】図１６は、図１２（１３）に示したローデ
ットライン型移相器の位相を切り替える前後の状態を示
す等価回路図であり、図１６(a) はＦＥＴ５ａ，５ｂを
ＯＮにし、図１６(b) はＦＥＴ５ａ，５ｂをそれぞれＯ
ＦＦにした状態を示している。
ットライン型移相器の位相を切り替える前後の状態を示
す等価回路図であり、図１６(a) はＦＥＴ５ａ，５ｂを
ＯＮにし、図１６(b) はＦＥＴ５ａ，５ｂをそれぞれＯ
ＦＦにした状態を示している。
【００２３】ここで、装荷線路３のインピーダンスと電
気長をそれぞれＺL ，ＱL 、ＦＥＴのオフ容量をＣとし
た時、図１６(a) の状態における装荷線路３のサセプタ
ンス成分Ｂ1 は下記の式(17)で表され、同様に図１６
(b) の状態における装荷線路３のサセプタンス成分Ｂ2
は、下記の式(18)で表される（ここで、ωは角速度であ
る）。 Ｂ1 ＝−１／ＺL ｔａｎ ＱL …(17)
気長をそれぞれＺL ，ＱL 、ＦＥＴのオフ容量をＣとし
た時、図１６(a) の状態における装荷線路３のサセプタ
ンス成分Ｂ1 は下記の式(17)で表され、同様に図１６
(b) の状態における装荷線路３のサセプタンス成分Ｂ2
は、下記の式(18)で表される（ここで、ωは角速度であ
る）。 Ｂ1 ＝−１／ＺL ｔａｎ ＱL …(17)
【００２４】
【数８】
【００２５】また、一般に、移相器を伝搬する信号は、
図１７に示すようなベクトルで表わすことができ、図１
６(a) に示す状態で移相器を伝搬する信号は、図１７の
ベクトルＯＤに対応し、図１６(b) に示す状態で移相器
を伝搬する信号は、図１７のベクトルＯＥに対応する。
従って、この図１７に示す関係と、上記式(15)とから、
下記の式(19)に示す関係が成り立ち、この式(19)と上記
式(17)，(18)とにより下記の式(20)に示す関係が成り立
つ。 Ｂ1 ＝−Ｂ2 …(19)
図１７に示すようなベクトルで表わすことができ、図１
６(a) に示す状態で移相器を伝搬する信号は、図１７の
ベクトルＯＤに対応し、図１６(b) に示す状態で移相器
を伝搬する信号は、図１７のベクトルＯＥに対応する。
従って、この図１７に示す関係と、上記式(15)とから、
下記の式(19)に示す関係が成り立ち、この式(19)と上記
式(17)，(18)とにより下記の式(20)に示す関係が成り立
つ。 Ｂ1 ＝−Ｂ2 …(19)
【００２６】
【数９】
【００２７】以上のように、図１２（１３）に示した従
来のローデットライン型移相器では、所望の移相量を得
るためには、上記式(15)，(17)，(18)から、Ｚc ，Ｌ，
Ｃの値を求めることができる。
来のローデットライン型移相器では、所望の移相量を得
るためには、上記式(15)，(17)，(18)から、Ｚc ，Ｌ，
Ｃの値を求めることができる。
【００２８】
【発明が解決しようとする課題】従来のローデットライ
ン型移相器は以上のように構成されており、装荷線路の
リアクタンス成分、ＦＥＴのＯＦＦ容量、主線路の特性
インピーダンスを制御することで、所望の移相量を得て
いる。
ン型移相器は以上のように構成されており、装荷線路の
リアクタンス成分、ＦＥＴのＯＦＦ容量、主線路の特性
インピーダンスを制御することで、所望の移相量を得て
いる。
【００２９】しかしながら、上記従来のローデットライ
ンの構成、即ち、１本の主線路と該主線路の両端に接続
された装荷線路と、該装荷線路に続くソース接地された
ＦＥＴとで構成されるローデットラインでは、これによ
って決定される移相量は１つであり、２ビット移相器を
構成する場合、各移相量毎にローデットラインを構成し
た２つのローデットライン型移相器を縦続接続しなけれ
はならず、移相器全体のチップサイズが大きくなってし
まうという問題点があった。
ンの構成、即ち、１本の主線路と該主線路の両端に接続
された装荷線路と、該装荷線路に続くソース接地された
ＦＥＴとで構成されるローデットラインでは、これによ
って決定される移相量は１つであり、２ビット移相器を
構成する場合、各移相量毎にローデットラインを構成し
た２つのローデットライン型移相器を縦続接続しなけれ
はならず、移相器全体のチップサイズが大きくなってし
まうという問題点があった。
【００３０】尚、本発明者は、以前特開平３−７０２０
１号公報において主線路の両端に接続された装荷線路を
接続し、この装荷線路の接続点から同じ電気長だけ離れ
た位置に電界効果トランジタのソース電極とドレイン電
極をそれぞれ接続し、更に、該電界効果トランジタのゲ
ート電極にバイアス電圧を制御するストリップ線路から
なるバイアス回路を接続したローデットライン型移相器
を提案したが、この移相器では、１個のＦＥＴで２個の
装荷線路のサセプタンス値を制御でき、また、ソース電
極の接地が不要になることから、パターン設計の自由度
が向上できるという効果が得られるものの、上記図１２
に示した従来のローデットライン型移相器と同様に、１
つの移相器から得られる移相量は１つであり、２ビット
移相器を構成する場合は、２つの移相器を縦続接続しな
ければならず、上記問題点を解決することはできない。
１号公報において主線路の両端に接続された装荷線路を
接続し、この装荷線路の接続点から同じ電気長だけ離れ
た位置に電界効果トランジタのソース電極とドレイン電
極をそれぞれ接続し、更に、該電界効果トランジタのゲ
ート電極にバイアス電圧を制御するストリップ線路から
なるバイアス回路を接続したローデットライン型移相器
を提案したが、この移相器では、１個のＦＥＴで２個の
装荷線路のサセプタンス値を制御でき、また、ソース電
極の接地が不要になることから、パターン設計の自由度
が向上できるという効果が得られるものの、上記図１２
に示した従来のローデットライン型移相器と同様に、１
つの移相器から得られる移相量は１つであり、２ビット
移相器を構成する場合は、２つの移相器を縦続接続しな
ければならず、上記問題点を解決することはできない。
【００３１】この発明は上記のような問題点を解消する
ためになされたもので、２ビット或いはそれ以上のビッ
ト数の多ビット移相器を構成する際、チップサイズを縮
小できるローデットライン型移相器を得ることを目的と
している。
ためになされたもので、２ビット或いはそれ以上のビッ
ト数の多ビット移相器を構成する際、チップサイズを縮
小できるローデットライン型移相器を得ることを目的と
している。
【００３２】
【課題を解決するための手段】この発明にかかるローデ
ットライン型移相器は、主線路の両端に接続された２つ
の装荷線路の他端に接続されたソース電極が接地された
ＦＥＴのドレイン電極間に、ＦＥＴとインダクタで構成
される共振回路を接続するようにしたものである。
ットライン型移相器は、主線路の両端に接続された２つ
の装荷線路の他端に接続されたソース電極が接地された
ＦＥＴのドレイン電極間に、ＦＥＴとインダクタで構成
される共振回路を接続するようにしたものである。
【００３３】更に、この発明にかかるローデットライン
型移相器は、上記共振回路のＦＥＴのソース，ドレイン
電極を上記装荷線路の他端に接続した２つのＦＥＴの各
ドレイン電極と共通化し、該ＦＥＴの該ソース・ドレイ
ン電極間にインダクタを並列接続してなるものである。
型移相器は、上記共振回路のＦＥＴのソース，ドレイン
電極を上記装荷線路の他端に接続した２つのＦＥＴの各
ドレイン電極と共通化し、該ＦＥＴの該ソース・ドレイ
ン電極間にインダクタを並列接続してなるものである。
【００３４】更に、この発明にかかるローデットライン
型移相器は、上記共振回路を、そのソース・ドレイン電
極間に共振用インダクタを並列接続した２つのＦＥＴを
直列に接続し、これら２つのＦＥＴの接続点に可変抵抗
を付加したものである。
型移相器は、上記共振回路を、そのソース・ドレイン電
極間に共振用インダクタを並列接続した２つのＦＥＴを
直列に接続し、これら２つのＦＥＴの接続点に可変抵抗
を付加したものである。
【００３５】
【作用】この発明においては、２本の装荷線路の他端を
上記共振回路でオープン状態，ショート状態に切り替え
ることにより、ショート状態では装荷線路とＦＥＴで構
成される負荷のサセプタンス成分が０になるので、オー
プン状態の時のローデットライン型移相器のもつ移相量
の１／２の移相量を得ることができ、１つの移相器で異
なる２つの移相量を得ることができる。
上記共振回路でオープン状態，ショート状態に切り替え
ることにより、ショート状態では装荷線路とＦＥＴで構
成される負荷のサセプタンス成分が０になるので、オー
プン状態の時のローデットライン型移相器のもつ移相量
の１／２の移相量を得ることができ、１つの移相器で異
なる２つの移相量を得ることができる。
【００３６】
【実施例】以下、この発明の実施例を図について説明す
る。 実施例１．図１はこの発明の第１の実施例によるローデ
ットライン型移相器の構成を示す斜視図、図２はその等
価回路図である。これらの図において、図１２，１３と
同一符号は同一または相当する部分を示し、１００はロ
ーデットライン型移相器であり、該ローデットライン型
移相器１００は、シリコンまたはＧａＡｓ等の半導体基
板１２の上面に形成された１／４波長の主線路３，この
主線路３の両端に形成された入力パッド（入力端子）１
と出力パッド（出力端子）２，この主線路３の入力パッ
ド（入力端子）１側の端部と出力パッド（出力端子）２
側の端部に接続された装荷線路４ａ，４ｂ，この装荷線
路４ａ，４ｂの他端部に形成されたソース接地されたＦ
ＥＴ５ａ，５ｂ，及びＦＥＴ５ａのドレイン電極７ａと
そのドレイン電極を共通化し、ＦＥＴ５ｂのドレイン電
極１０ａとそのソース電極を共通化し、これらソース電
極１０ａとドレイン電極７ａ間に共振用線路２０を並列
接続したＦＥＴ２３とから構成されている。図中、９
ａ，９ｂはそれぞれＦＥＴ５ａ，５ｂを構成するソース
電極、２１はＦＥＴ２３のゲート、２２はゲート２３に
繋がるゲートバイアスパッド（端子）、４０は半導体基
板１２の底面に金等の導体をメタライズして形成した接
地導体である。また、２４，２５はソース電極９ａ，９
ｂに形成されたバイヤホールであり、このバイヤホール
２４，２５を介してソース電極９ａ，９ｂは上記半導体
基板１２の底面の接地導体４０に繋がり、接地されてい
る。
る。 実施例１．図１はこの発明の第１の実施例によるローデ
ットライン型移相器の構成を示す斜視図、図２はその等
価回路図である。これらの図において、図１２，１３と
同一符号は同一または相当する部分を示し、１００はロ
ーデットライン型移相器であり、該ローデットライン型
移相器１００は、シリコンまたはＧａＡｓ等の半導体基
板１２の上面に形成された１／４波長の主線路３，この
主線路３の両端に形成された入力パッド（入力端子）１
と出力パッド（出力端子）２，この主線路３の入力パッ
ド（入力端子）１側の端部と出力パッド（出力端子）２
側の端部に接続された装荷線路４ａ，４ｂ，この装荷線
路４ａ，４ｂの他端部に形成されたソース接地されたＦ
ＥＴ５ａ，５ｂ，及びＦＥＴ５ａのドレイン電極７ａと
そのドレイン電極を共通化し、ＦＥＴ５ｂのドレイン電
極１０ａとそのソース電極を共通化し、これらソース電
極１０ａとドレイン電極７ａ間に共振用線路２０を並列
接続したＦＥＴ２３とから構成されている。図中、９
ａ，９ｂはそれぞれＦＥＴ５ａ，５ｂを構成するソース
電極、２１はＦＥＴ２３のゲート、２２はゲート２３に
繋がるゲートバイアスパッド（端子）、４０は半導体基
板１２の底面に金等の導体をメタライズして形成した接
地導体である。また、２４，２５はソース電極９ａ，９
ｂに形成されたバイヤホールであり、このバイヤホール
２４，２５を介してソース電極９ａ，９ｂは上記半導体
基板１２の底面の接地導体４０に繋がり、接地されてい
る。
【００３７】次に、動作について説明する。ＦＥＴ５
ａ，５ｂのドレイン電極７ａ，１０ａ間に接続された共
振用インダクタ２０とＦＥＴ２３は、装荷線路４ａ，４
ｂとの間で共振回路を形成しており、該ＦＥＴ２３のＯ
Ｎ，ＯＦＦ制御を行う、即ち、ゲートバイアス端子２２
からゲート２１に与えられるゲートバイアスを制御する
ことで、ＦＥＴ２３のＯＦＦ状態の容量（Ｇ），ＯＮ状
態の抵抗（Ｒｏｎ≒０）及び共振用インダクタ２０とに
より、使用周波数においてこの共振回路をオープン，シ
ョートの２状態に切り換えることができる。つまり、こ
の共振回路をオープン状態（即ち、ＦＥＴ２３をＯＦＦ
状態）にしてやれば、このローデットライン型移相器
は、図１３に示した従来のローデットライン型移相器と
同じ動作をし、この共振回路をショート状態（即ち、Ｆ
ＥＴ２３をＯＮ状態）にしてやれば、このローデットラ
イン型移相器は、図３に示した等価回路となって動作す
る。尚図３中、Ｚc は主線路の特性インピーダンス，Ｌ
は装荷線路のリアクタンス成分，ＣはＦＥＴのＯＦＦ容
量をそれぞれ示している。
ａ，５ｂのドレイン電極７ａ，１０ａ間に接続された共
振用インダクタ２０とＦＥＴ２３は、装荷線路４ａ，４
ｂとの間で共振回路を形成しており、該ＦＥＴ２３のＯ
Ｎ，ＯＦＦ制御を行う、即ち、ゲートバイアス端子２２
からゲート２１に与えられるゲートバイアスを制御する
ことで、ＦＥＴ２３のＯＦＦ状態の容量（Ｇ），ＯＮ状
態の抵抗（Ｒｏｎ≒０）及び共振用インダクタ２０とに
より、使用周波数においてこの共振回路をオープン，シ
ョートの２状態に切り換えることができる。つまり、こ
の共振回路をオープン状態（即ち、ＦＥＴ２３をＯＦＦ
状態）にしてやれば、このローデットライン型移相器
は、図１３に示した従来のローデットライン型移相器と
同じ動作をし、この共振回路をショート状態（即ち、Ｆ
ＥＴ２３をＯＮ状態）にしてやれば、このローデットラ
イン型移相器は、図３に示した等価回路となって動作す
る。尚図３中、Ｚc は主線路の特性インピーダンス，Ｌ
は装荷線路のリアクタンス成分，ＣはＦＥＴのＯＦＦ容
量をそれぞれ示している。
【００３８】以下、上記共振回路がオープン状態（即
ち、ＦＥＴ２３をＯＦＦ状態）の時は従来と同様の動作
であるのでここでは詳細な動作の説明は省略し、上記共
振回路をショート状態（上記ＦＥＴ２３をＯＮ状態）に
した時の動作についてのみ詳しく説明する。上記共振回
路をショート状態にすると、このローデットライン型移
相器は、図３に示した等価回路となって動作し、この
際、主線路３は従来と同様に１／４波長、即ち、θ＝９
０°で入出力端での反射波を相殺するようにしているの
で、この回路においても、従来のローデットライン型移
相器と同様に下記に示す数式２１の関係が成り立ち、主
線路３を伝搬する信号の移相量（φ）はＺc が定数であ
ることから、サセプタンス成分Ｂi によって決定され
る。 ｃｏｓφ＝−Ｂi Ｚc …(21)
ち、ＦＥＴ２３をＯＦＦ状態）の時は従来と同様の動作
であるのでここでは詳細な動作の説明は省略し、上記共
振回路をショート状態（上記ＦＥＴ２３をＯＮ状態）に
した時の動作についてのみ詳しく説明する。上記共振回
路をショート状態にすると、このローデットライン型移
相器は、図３に示した等価回路となって動作し、この
際、主線路３は従来と同様に１／４波長、即ち、θ＝９
０°で入出力端での反射波を相殺するようにしているの
で、この回路においても、従来のローデットライン型移
相器と同様に下記に示す数式２１の関係が成り立ち、主
線路３を伝搬する信号の移相量（φ）はＺc が定数であ
ることから、サセプタンス成分Ｂi によって決定され
る。 ｃｏｓφ＝−Ｂi Ｚc …(21)
【００３９】ここで、主線路３と該主線路３に負荷とし
て装荷されている部分とを分離して考える。図４は図３
の負荷として装荷されている部分の回路構成を示す等価
回路図であり、この図４に示した等価回路を、従来のロ
ーデットライン型移相器と同様にＫ行列で表すと、下記
の式(22)に示されるようになる。図中、１’，２’は入
出力端子である。
て装荷されている部分とを分離して考える。図４は図３
の負荷として装荷されている部分の回路構成を示す等価
回路図であり、この図４に示した等価回路を、従来のロ
ーデットライン型移相器と同様にＫ行列で表すと、下記
の式(22)に示されるようになる。図中、１’，２’は入
出力端子である。
【００４０】
【数１０】
【００４１】そして、このＫ行列を、公式に基づいてア
ドミタンス行列に変換すると、対称回路であることか
ら、Ｙ11，Ｙ22は等しく、また、コンダクタンス成分を
０としていることから、アドミタンス成分Ｙ11，Ｙ22は
下記の式(23)に表されるようになり、この式(23)に前述
した式(20)で示されたωＣ＝（１−ｔａｎ2 ＱL ）／２
ＺL ｔａｎ2 ＱL を代入すると、下記の式(24)に変換さ
れ、該式(24)により、負荷として装荷されている回路の
サセプタンスが０になることがわかる。
ドミタンス行列に変換すると、対称回路であることか
ら、Ｙ11，Ｙ22は等しく、また、コンダクタンス成分を
０としていることから、アドミタンス成分Ｙ11，Ｙ22は
下記の式(23)に表されるようになり、この式(23)に前述
した式(20)で示されたωＣ＝（１−ｔａｎ2 ＱL ）／２
ＺL ｔａｎ2 ＱL を代入すると、下記の式(24)に変換さ
れ、該式(24)により、負荷として装荷されている回路の
サセプタンスが０になることがわかる。
【００４２】
【数１１】
【００４３】
【数１２】
【００４４】このように、サセプタンス成分は０にな
り、また、コンダクタンス成分も０にしているので、こ
の負荷回路のインピーダンスは無限大になり、従って、
図４に示す負荷回路をショート状態にした時は、主線路
３上の負荷が無い状態と等価とみなすことができ、これ
は、主線路３上を伝搬する信号が、前述した図１７のベ
クトルＯＣに対応することを意味している。従って、Ｆ
ＥＴ２３をＯＮ状態にして、この負荷回路をショート状
態にした時（即ち、従来のローデットライン型移相器と
同じ動作をした時）、この図１７から明らかなように、
ベクトルＯＥあるいはベクトルＯＤのいずれを反射波と
しても、Δφ／２の移相量が得られることが分かる。
り、また、コンダクタンス成分も０にしているので、こ
の負荷回路のインピーダンスは無限大になり、従って、
図４に示す負荷回路をショート状態にした時は、主線路
３上の負荷が無い状態と等価とみなすことができ、これ
は、主線路３上を伝搬する信号が、前述した図１７のベ
クトルＯＣに対応することを意味している。従って、Ｆ
ＥＴ２３をＯＮ状態にして、この負荷回路をショート状
態にした時（即ち、従来のローデットライン型移相器と
同じ動作をした時）、この図１７から明らかなように、
ベクトルＯＥあるいはベクトルＯＤのいずれを反射波と
しても、Δφ／２の移相量が得られることが分かる。
【００４５】このような本実施例のローデットライン型
移相器では、装荷線路４ａ，４ｂの他端に接続された、
ソース電極が接地されたＦＥＴ５ａ，５ｂのドレイン電
極間に、共振用インダクタ２０とＦＥＴ２３とからなる
共振回路を接続しているので、該ＦＥＴ２３のＯＮ，Ｏ
ＦＦ制御、即ち、この共振回路をショート状態にする
か、或いは、オープン状態にするかで、主線路３上に負
荷が装荷された状態と、負荷が装荷されていない状態の
２つの状態を実現でき、その結果、１つの移相器で異な
る２つの移相量を得ることができる。
移相器では、装荷線路４ａ，４ｂの他端に接続された、
ソース電極が接地されたＦＥＴ５ａ，５ｂのドレイン電
極間に、共振用インダクタ２０とＦＥＴ２３とからなる
共振回路を接続しているので、該ＦＥＴ２３のＯＮ，Ｏ
ＦＦ制御、即ち、この共振回路をショート状態にする
か、或いは、オープン状態にするかで、主線路３上に負
荷が装荷された状態と、負荷が装荷されていない状態の
２つの状態を実現でき、その結果、１つの移相器で異な
る２つの移相量を得ることができる。
【００４６】実施例２．図５は、この発明の第２の実施
例によるローデットライン型移相器の構成を示す斜視図
であり、図６はその共振回路部を拡大して示した斜視
図、図７はその等価回路図である。これらの図におい
て、図１，２と同一符号は同一または相当する部分を示
し、ローデットライン型移相器５００は、主線路３の両
端にそれぞれその一端が接続された装荷線路４ａ，４ｂ
の他端に、従来及び上記第１の実施例の移相器と同様
に、それぞれ、バイアホール２４を通して接地導体４０
に接続されたソース電極９ａ，ドレイン電極７ａ及びゲ
ート電極８とから構成されるソース接地されたＦＥＴ５
ａのドレイン電極７ａと、バイアホール２５を通して接
地導体４０に接続されたソース電極９ｂ，ドレイン電極
１０ａ及びゲート電極１１とから構成されるソース接地
されたＦＥＴ５ｂのドレイン電極１０ａが接続されてお
り、そして、このソース接地されたＦＥＴ５ａ，５ｂの
ドレイン電極７ａ・１０ａ間に２つの共振回路、即ち、
ＦＥＴ２３ｃと共振用インダクタ２０ｃからなる共振回
路と、ＦＥＴ２３ｄと共振用インダクタ２０ｄからなる
共振回路とが直列に接続され、更に、これら２つの共振
回路の接続点に、可変抵抗３０ａ（図７）として機能す
るソース接地されたＦＥＴ３０が接続されている。
例によるローデットライン型移相器の構成を示す斜視図
であり、図６はその共振回路部を拡大して示した斜視
図、図７はその等価回路図である。これらの図におい
て、図１，２と同一符号は同一または相当する部分を示
し、ローデットライン型移相器５００は、主線路３の両
端にそれぞれその一端が接続された装荷線路４ａ，４ｂ
の他端に、従来及び上記第１の実施例の移相器と同様
に、それぞれ、バイアホール２４を通して接地導体４０
に接続されたソース電極９ａ，ドレイン電極７ａ及びゲ
ート電極８とから構成されるソース接地されたＦＥＴ５
ａのドレイン電極７ａと、バイアホール２５を通して接
地導体４０に接続されたソース電極９ｂ，ドレイン電極
１０ａ及びゲート電極１１とから構成されるソース接地
されたＦＥＴ５ｂのドレイン電極１０ａが接続されてお
り、そして、このソース接地されたＦＥＴ５ａ，５ｂの
ドレイン電極７ａ・１０ａ間に２つの共振回路、即ち、
ＦＥＴ２３ｃと共振用インダクタ２０ｃからなる共振回
路と、ＦＥＴ２３ｄと共振用インダクタ２０ｄからなる
共振回路とが直列に接続され、更に、これら２つの共振
回路の接続点に、可変抵抗３０ａ（図７）として機能す
るソース接地されたＦＥＴ３０が接続されている。
【００４７】以下、上記共振回路と可変抵抗部の構成を
更に詳しく説明する。上記共振回路を構成するＦＥＴ２
３ｃ，２３ｄと可変抵抗を構成するＦＥＴ３０は、これ
ら３つのＦＥＴ間でドレイン電極２６を共通化してい
る。ＦＥＴ２３ｃは、このドレイン電極２６とソース電
極７ａ及びゲート電極２７とから構成され、該ソース電
極７ａ・ドレイン電極２６間にインダクタ２０ｃが並列
に接続されている。また、ＦＥＴ２３ｄは、このドレイ
ン電極２６とソース電極１０ａ及びゲート電極２７とか
ら構成され、ソース電極１０ａ・ドレイン電極２６間に
インダクタ２０ｄが並列に接続されている。尚、これら
ＦＥＴ２３ｃとＦＥＴ２３ｄとは、ゲート電極２７を共
通化しており、このゲート電極２７は、図６に示すよう
に、ゲートバイアスパッド３１からインダク２０ｃとイ
ンダク２０ｄとの間を通り、インダクタ２０Ｃ，２０ｄ
の下層を通って、ドレイン電極２６とソース電極７ａと
の間、及び、ドレイン電極２６とソース電極１０ａとの
間に延びるように形成されている。一方、可変抵抗とし
てのＦＥＴ３０は、ドレイン電極２６とソース電極２８
及びゲート電極２９から構成され、ソース電極２８はバ
イヤホール３２を通して裏面の接地導体４０に接続さ
れ、ゲート電極２９にはゲートバイアスパッド２９ａが
接続されており、該ゲートバイアスパッド２９ａに与え
る電圧により、その抵抗値が制御され、可変抵抗３０ａ
として動作するようになっている。
更に詳しく説明する。上記共振回路を構成するＦＥＴ２
３ｃ，２３ｄと可変抵抗を構成するＦＥＴ３０は、これ
ら３つのＦＥＴ間でドレイン電極２６を共通化してい
る。ＦＥＴ２３ｃは、このドレイン電極２６とソース電
極７ａ及びゲート電極２７とから構成され、該ソース電
極７ａ・ドレイン電極２６間にインダクタ２０ｃが並列
に接続されている。また、ＦＥＴ２３ｄは、このドレイ
ン電極２６とソース電極１０ａ及びゲート電極２７とか
ら構成され、ソース電極１０ａ・ドレイン電極２６間に
インダクタ２０ｄが並列に接続されている。尚、これら
ＦＥＴ２３ｃとＦＥＴ２３ｄとは、ゲート電極２７を共
通化しており、このゲート電極２７は、図６に示すよう
に、ゲートバイアスパッド３１からインダク２０ｃとイ
ンダク２０ｄとの間を通り、インダクタ２０Ｃ，２０ｄ
の下層を通って、ドレイン電極２６とソース電極７ａと
の間、及び、ドレイン電極２６とソース電極１０ａとの
間に延びるように形成されている。一方、可変抵抗とし
てのＦＥＴ３０は、ドレイン電極２６とソース電極２８
及びゲート電極２９から構成され、ソース電極２８はバ
イヤホール３２を通して裏面の接地導体４０に接続さ
れ、ゲート電極２９にはゲートバイアスパッド２９ａが
接続されており、該ゲートバイアスパッド２９ａに与え
る電圧により、その抵抗値が制御され、可変抵抗３０ａ
として動作するようになっている。
【００４８】このような本実施例のローデットライン型
移相器では、装荷線路４ａ，４ｂの他端に接続された、
ソース電極９ａが接地されたＦＥＴ５ａとソース電極９
ｂが接地されたＦＥＴ５ｂのそれぞれのドレイン電極７
ａ，ドレイン電極１０ａ間に、ＦＥＴ２３ｃと共振用線
路２０ｃとからなる共振回路と、ＦＥＴ２３ｄと共振用
線路２０ｄとからなる共振回路が直列に接続され、これ
ら２つの共振回路の接続点に可変抵抗３０ａとして機能
するＦＥＴ３０が接続されているので、このＦＥＴ３０
のゲート２９に繋がるゲートバイアスパッド（端子）２
９ａに印加するゲートバイアスを制御することにより、
該ＦＥＴ３０の抵抗値を制御することができ、その結
果、図８に示すように、該移相器の設計値、即ち、装荷
線路４ａ，４ｂ間がオープン状態の時の移相器のもつ移
相量の１／２の移相量を微調整することができ、チップ
サイズが縮小し、且つ、得られる移相量のバラツキが少
ない２ビット移相器を得ることができる。
移相器では、装荷線路４ａ，４ｂの他端に接続された、
ソース電極９ａが接地されたＦＥＴ５ａとソース電極９
ｂが接地されたＦＥＴ５ｂのそれぞれのドレイン電極７
ａ，ドレイン電極１０ａ間に、ＦＥＴ２３ｃと共振用線
路２０ｃとからなる共振回路と、ＦＥＴ２３ｄと共振用
線路２０ｄとからなる共振回路が直列に接続され、これ
ら２つの共振回路の接続点に可変抵抗３０ａとして機能
するＦＥＴ３０が接続されているので、このＦＥＴ３０
のゲート２９に繋がるゲートバイアスパッド（端子）２
９ａに印加するゲートバイアスを制御することにより、
該ＦＥＴ３０の抵抗値を制御することができ、その結
果、図８に示すように、該移相器の設計値、即ち、装荷
線路４ａ，４ｂ間がオープン状態の時の移相器のもつ移
相量の１／２の移相量を微調整することができ、チップ
サイズが縮小し、且つ、得られる移相量のバラツキが少
ない２ビット移相器を得ることができる。
【００４９】実施例３．図９は、この発明の第３の実施
例による多ビット移相器の構成を示す斜視図であり、図
１０はその等価回路図である。これらの図において、９
００は多ビット移相器であり、該多ビット移相器９００
は、１１．２５°，２２．５°の移相量を有する第１の
ローデットライン型移相器９００ａと、３３．７５°，
６７．５°の移相量を有する第２のローデットライン型
移相器９００ｂとが縦続接続されて構成されている。そ
して、これら第１のローデットライン型移相器９００ａ
と第２のローデットライン型移相器９００ｂは、上記第
１の実施例で示したローデットライン型移相器と同様の
構造からなり、第１のローデットライン型移相器９００
ａは、シリコンまたはＧａＡｓ等の半導体基板１２の上
面に形成された１／４波長の主線路３ａと、この主線路
３ｂの両端に接続された装荷線路４ｃ，４ｄと、該装荷
線路４ｃの他端にそのドレイン電極７ｂが接続され、そ
のソース電極９ｃがバイヤホール２４ａを介して接地導
体４０ａに接続された、これらドレイン電極７ｂ，ソー
ス電極９ｃ及びゲート電極８ａから構成されるＦＥＴ５
ｃと、装荷線路４ｄの他端にそのドレイン電極１０ｂが
接続され、そのソース電極９ｄがバイヤホール２５ａを
介して接地導体４０ａに接続された、これらドレイン電
極１０ｂ，ソース電極９ｄ及びゲート電極１１ａから構
成されるＦＥＴ５ｄと、該ＦＥＴ５ｃのドレイン電極７
ｂとそのソース電極が共通化し、該ＦＥＴ５ｄのドレイ
ン電極１０ｂとそのドレイン電極が共通化し、これらソ
ース電極・ドレイン電極間に共振用インダクタ２０ａが
並列接続されたＦＥＴ２３ａとから構成されており、第
２のローデットライン型移相器９００ｂは、シリコンま
たはＧａＡｓ等の半導体基板１２の上面に形成された１
／４波長の主線路３ｂと、この主線路３ｂの両端に接続
された装荷線路４ｅ，４ｆと、該装荷線路４ｅの他端に
そのドレイン電極７ｃが接続され、そのソース電極９ｅ
がバイヤホール２４ｂを介して接地導体４０ａに接続さ
れた、これらドレイン電極７ｃ，ソース電極９ｅ及びゲ
ート電極８ｂから構成されるＦＥＴ５ｅと、該装荷線路
４ｆの他端にそのドレイン電極１０ｃが接続され、その
ソース電極９ｆがバイヤホール２５ｂを介して接地導体
４０ａに接続された、これらドレイン電極１０ｃ，ソー
ス電極９ｆ及びゲート電極１１ｂから構成されるＦＥＴ
５ｆと、該ＦＥＴ５ｅのドレイン電極７ｃとそのソース
電極が共通化し、該ＦＥＴ５ｆのドレイン電極１０ｃと
そのドレイン電極が共通化し、これらソース電極・ドレ
イン電極間に共振用インダクタ２０ｂが並列接続された
ＦＥＴ２３ｂとから構成されている。尚、図中６ｃ〜６
ｆはそれぞれ上記ＦＥＴ５ｃ〜５ｆのゲート電極用のバ
イアスパッド（端子）であり、２１ａ，２１ｂは上記Ｆ
ＥＴ２３ａ，２３ｂのゲート電極であり、２２ａ，２２
ｂはこれらゲート電極２１ａ，２１ｂにゲートバイアス
を印加するためのゲートバイアスパッド（端子）であ
る。
例による多ビット移相器の構成を示す斜視図であり、図
１０はその等価回路図である。これらの図において、９
００は多ビット移相器であり、該多ビット移相器９００
は、１１．２５°，２２．５°の移相量を有する第１の
ローデットライン型移相器９００ａと、３３．７５°，
６７．５°の移相量を有する第２のローデットライン型
移相器９００ｂとが縦続接続されて構成されている。そ
して、これら第１のローデットライン型移相器９００ａ
と第２のローデットライン型移相器９００ｂは、上記第
１の実施例で示したローデットライン型移相器と同様の
構造からなり、第１のローデットライン型移相器９００
ａは、シリコンまたはＧａＡｓ等の半導体基板１２の上
面に形成された１／４波長の主線路３ａと、この主線路
３ｂの両端に接続された装荷線路４ｃ，４ｄと、該装荷
線路４ｃの他端にそのドレイン電極７ｂが接続され、そ
のソース電極９ｃがバイヤホール２４ａを介して接地導
体４０ａに接続された、これらドレイン電極７ｂ，ソー
ス電極９ｃ及びゲート電極８ａから構成されるＦＥＴ５
ｃと、装荷線路４ｄの他端にそのドレイン電極１０ｂが
接続され、そのソース電極９ｄがバイヤホール２５ａを
介して接地導体４０ａに接続された、これらドレイン電
極１０ｂ，ソース電極９ｄ及びゲート電極１１ａから構
成されるＦＥＴ５ｄと、該ＦＥＴ５ｃのドレイン電極７
ｂとそのソース電極が共通化し、該ＦＥＴ５ｄのドレイ
ン電極１０ｂとそのドレイン電極が共通化し、これらソ
ース電極・ドレイン電極間に共振用インダクタ２０ａが
並列接続されたＦＥＴ２３ａとから構成されており、第
２のローデットライン型移相器９００ｂは、シリコンま
たはＧａＡｓ等の半導体基板１２の上面に形成された１
／４波長の主線路３ｂと、この主線路３ｂの両端に接続
された装荷線路４ｅ，４ｆと、該装荷線路４ｅの他端に
そのドレイン電極７ｃが接続され、そのソース電極９ｅ
がバイヤホール２４ｂを介して接地導体４０ａに接続さ
れた、これらドレイン電極７ｃ，ソース電極９ｅ及びゲ
ート電極８ｂから構成されるＦＥＴ５ｅと、該装荷線路
４ｆの他端にそのドレイン電極１０ｃが接続され、その
ソース電極９ｆがバイヤホール２５ｂを介して接地導体
４０ａに接続された、これらドレイン電極１０ｃ，ソー
ス電極９ｆ及びゲート電極１１ｂから構成されるＦＥＴ
５ｆと、該ＦＥＴ５ｅのドレイン電極７ｃとそのソース
電極が共通化し、該ＦＥＴ５ｆのドレイン電極１０ｃと
そのドレイン電極が共通化し、これらソース電極・ドレ
イン電極間に共振用インダクタ２０ｂが並列接続された
ＦＥＴ２３ｂとから構成されている。尚、図中６ｃ〜６
ｆはそれぞれ上記ＦＥＴ５ｃ〜５ｆのゲート電極用のバ
イアスパッド（端子）であり、２１ａ，２１ｂは上記Ｆ
ＥＴ２３ａ，２３ｂのゲート電極であり、２２ａ，２２
ｂはこれらゲート電極２１ａ，２１ｂにゲートバイアス
を印加するためのゲートバイアスパッド（端子）であ
る。
【００５０】そして、この多ビット移相器９００の各ロ
ーデットライン型移相器９００ａ，９００ｂの動作は、
上記第１の実施例によるローデットライン型移相器の動
作と基本的に同じであり、ここでは説明を省略するが、
第１のローデットライン型移相器９００ａでは、装荷線
路４ｃ，４ｄのリアクタンス成分，ＦＥＴ５ｃ，５ｄの
ＯＦＦ容量及び主線路３ａの特性インピーダンスによっ
て設定された移相量２２．５°と、その半分の移相量１
１．２５°が得られ、第２のローデットライン型移相器
９００ｂでは、装荷線路４ｅ，４ｆのリアクタンス成
分，ＦＥＴ５ｅ，ｆｄのＯＦＦ容量及び主線路３ｂの特
性インピーダンスによって設定された移相量６７．５°
と、その半分の移相量３３．７５°が得られる。図７は
この多ビット移相器における周波数特性のシミュレーシ
ョン結果を示す図で、図において、縦軸は移相量，横軸
は入力信号の周波数を示し、図中ｆo は規格化された周
波数を示している。
ーデットライン型移相器９００ａ，９００ｂの動作は、
上記第１の実施例によるローデットライン型移相器の動
作と基本的に同じであり、ここでは説明を省略するが、
第１のローデットライン型移相器９００ａでは、装荷線
路４ｃ，４ｄのリアクタンス成分，ＦＥＴ５ｃ，５ｄの
ＯＦＦ容量及び主線路３ａの特性インピーダンスによっ
て設定された移相量２２．５°と、その半分の移相量１
１．２５°が得られ、第２のローデットライン型移相器
９００ｂでは、装荷線路４ｅ，４ｆのリアクタンス成
分，ＦＥＴ５ｅ，ｆｄのＯＦＦ容量及び主線路３ｂの特
性インピーダンスによって設定された移相量６７．５°
と、その半分の移相量３３．７５°が得られる。図７は
この多ビット移相器における周波数特性のシミュレーシ
ョン結果を示す図で、図において、縦軸は移相量，横軸
は入力信号の周波数を示し、図中ｆo は規格化された周
波数を示している。
【００５１】このような本実施例の多ビット移相器で
は、第１，第２のローデットライン型移相器５００ａ，
５００ｂにおけるＦＥＴ２３ａ，２３ｂのＯＮ，ＯＦＦ
制御、即ち、これらＦＥＴ２３ａ，２３ｂと共振用線路
２０ａ，２０ｂとからなる各共振回路をショート状態に
するか、或いは、オープン状態にするかで、図１１に示
すように、第１のローデットライン型移相器９００ａが
持つ移相量（１１．２５°，２２．５°）と第２のロー
デットライン型移相器９００ｂが持つ移相量（３３．７
５°，６７．５°）とによって、１１．２５°，２２．
５°，３３．７５°，４５°，５６．２５°，６７．５
°，７８．７５°，９０°の６つの移相量を得ることか
できる。これは、図１２，１３に示した従来のローデッ
トライン型移相器において、移相量がそれぞれ１１．２
５°，２２．５°，４５°に設定された３つの移相器を
形成し、これら３つの移相器を縦続接続して構成した６
ビット移相器と同等の機能であり、装置全体のチップサ
イズを従来にくらべて小さくすることができる。
は、第１，第２のローデットライン型移相器５００ａ，
５００ｂにおけるＦＥＴ２３ａ，２３ｂのＯＮ，ＯＦＦ
制御、即ち、これらＦＥＴ２３ａ，２３ｂと共振用線路
２０ａ，２０ｂとからなる各共振回路をショート状態に
するか、或いは、オープン状態にするかで、図１１に示
すように、第１のローデットライン型移相器９００ａが
持つ移相量（１１．２５°，２２．５°）と第２のロー
デットライン型移相器９００ｂが持つ移相量（３３．７
５°，６７．５°）とによって、１１．２５°，２２．
５°，３３．７５°，４５°，５６．２５°，６７．５
°，７８．７５°，９０°の６つの移相量を得ることか
できる。これは、図１２，１３に示した従来のローデッ
トライン型移相器において、移相量がそれぞれ１１．２
５°，２２．５°，４５°に設定された３つの移相器を
形成し、これら３つの移相器を縦続接続して構成した６
ビット移相器と同等の機能であり、装置全体のチップサ
イズを従来にくらべて小さくすることができる。
【００５２】尚、上記実施例では、ローデットライン型
移相器を２つ縦続接続した多ビット移相器について説明
したが、本発明では異なる２つの移相量を得ることがで
きる上記ローデットライン型移相器を３つ以上縦続接続
してもよく、この場合も、従来のローデットライン型移
相器で構成される多ビット移相器にくらべて、少ない数
のローデットライン型移相器で同様のビット数の多ビッ
ト移相器を構成することができる。
移相器を２つ縦続接続した多ビット移相器について説明
したが、本発明では異なる２つの移相量を得ることがで
きる上記ローデットライン型移相器を３つ以上縦続接続
してもよく、この場合も、従来のローデットライン型移
相器で構成される多ビット移相器にくらべて、少ない数
のローデットライン型移相器で同様のビット数の多ビッ
ト移相器を構成することができる。
【００５３】
【発明の効果】以上のように、この発明によれば、主線
路の両端に接続された２つの装荷線路の他端間に接続し
たソース電極が接地されたＦＥＴのドレイン電極間に、
ＦＥＴとインダクタで構成される共振回路を接続したの
で、該共振回路をショート状態にした場合、装荷線路と
ＦＥＴで構成される負荷のサセプタンス成分が０になっ
て、該共振回路がオープン状態の時のローデットライン
型移相器のもつ移相量の１／２の移相量を得ることがで
き、その結果、１つの移相器で２ビット移相器を構成す
ることができ、チップサイズが小型化された多ビット移
相器を得ることができる効果がある。
路の両端に接続された２つの装荷線路の他端間に接続し
たソース電極が接地されたＦＥＴのドレイン電極間に、
ＦＥＴとインダクタで構成される共振回路を接続したの
で、該共振回路をショート状態にした場合、装荷線路と
ＦＥＴで構成される負荷のサセプタンス成分が０になっ
て、該共振回路がオープン状態の時のローデットライン
型移相器のもつ移相量の１／２の移相量を得ることがで
き、その結果、１つの移相器で２ビット移相器を構成す
ることができ、チップサイズが小型化された多ビット移
相器を得ることができる効果がある。
【００５４】更に、この発明によれば、上記共振回路を
構成するＦＥＴのソース，ドレイン電極を、上記装荷線
路の他端に接続した２つのＦＥＴのドレイン電極と共通
化ししたので、より一層チップサイズを縮小化できる効
果がある。
構成するＦＥＴのソース，ドレイン電極を、上記装荷線
路の他端に接続した２つのＦＥＴのドレイン電極と共通
化ししたので、より一層チップサイズを縮小化できる効
果がある。
【００５５】更に、この発明によれば、上記共振回路
を、そのソース・ドレイン電極間に共振用インダクタが
並列接続された２つのＦＥＴを直列に接続し、これら２
つのＦＥＴの接続点に可変抵抗を付加したので、該共振
回路をショート状態にした場合に得られる該共振回路を
オープン状態にした時の１／２の移相量を微調整するこ
とができ、その結果、チップサイズが縮小化し、かつ、
信頼性に優れた多ビット移相器を得ることができる効果
がある。
を、そのソース・ドレイン電極間に共振用インダクタが
並列接続された２つのＦＥＴを直列に接続し、これら２
つのＦＥＴの接続点に可変抵抗を付加したので、該共振
回路をショート状態にした場合に得られる該共振回路を
オープン状態にした時の１／２の移相量を微調整するこ
とができ、その結果、チップサイズが縮小化し、かつ、
信頼性に優れた多ビット移相器を得ることができる効果
がある。
【図１】この発明の第１の実施例によるローデットライ
ン型移相器の構成を示す斜視図である。
ン型移相器の構成を示す斜視図である。
【図２】図１のローデットライン型移相器の等価回路図
である。
である。
【図３】図１のローデットライン型移相器の共振回路を
ショート状態にした時の等価回路図である。
ショート状態にした時の等価回路図である。
【図４】図１のローデットライン型移相器の負荷として
装荷されている部分の等価回路図である。
装荷されている部分の等価回路図である。
【図５】この発明の第２の実施例によるローデットライ
ン型移相器の構成を示す斜視図である。
ン型移相器の構成を示す斜視図である。
【図６】図５のローデットライン型移相器の共振回路部
分を拡大して示した斜視図である。
分を拡大して示した斜視図である。
【図７】図５のローデットライン型移相器の等価回路図
である。
である。
【図８】図５のローデットライン型移相器の可変抵抗の
抵抗値と移相量との関係を示す図である。
抵抗値と移相量との関係を示す図である。
【図９】この発明の第３の実施例による多ビット移相器
の構成を示す斜視図である。
の構成を示す斜視図である。
【図１０】図９の多ビット移相器の等価回路図である。
【図１１】図９の多ビット移相器の周波数特性のシミュ
レーション結果を示す図である。
レーション結果を示す図である。
【図１２】従来のローデットライン型移相器の構成を示
す斜視図である。
す斜視図である。
【図１３】図１２のローデットライン型移相器の等価回
路図である。
路図である。
【図１４】図１２のローデットライン型移相器の等価回
路図である。
路図である。
【図１５】Ｋ行列と２端子回路の関係を示した図であ
る。
る。
【図１６】図１２のローデットライン型移相器の等価回
路図であり、図１６(a) はＦＥＴをＯＮ状態にある時の
等価回路図、図１６(b) はＦＥＴをＯＦＦ状態にした時
の等価回路図である。
路図であり、図１６(a) はＦＥＴをＯＮ状態にある時の
等価回路図、図１６(b) はＦＥＴをＯＦＦ状態にした時
の等価回路図である。
【図１７】従来のローデットライン型移相器の移相量を
ベクトルで表わした図である。
ベクトルで表わした図である。
１，１ａ 入力パッド（入力端子） ２，２ａ 出力ハッド（出力端子） １’ 入力端子 ２’ 出力端子 ３，３ａ，３ｂ 主線路 ４ａ〜４ｆ 装荷線路 ５ａ〜５ｆ，２３，２３ａ〜２３ｄ，３０ 電界効果型
トランジスタ（ＦＥＴ） ６ａ〜６ｆ，２２，２２ａ，２２ｂ，３１ ゲートバイ
アスパッド（ゲート端子） ７，７ａ〜７ｃ，９ｃ〜９ｅ，６ｆ，１０，１３，２６
ドレイン電極 ８，８ａ，８ｂ，１１，１１ａ，１１ｂ，２１，２１
ａ，２１ｂ，２７，２９ゲート電極 ９，９ａ，９ｂ，２８ ソース電極 １０ａ〜１０ｃ ドレイン電極（ソース電極） １２ 半導体基板 １３ 金線 ２０，２０ａ〜２０ｄ 共振用線路（インダクタ） ２４，２４ａ，２４ｂ，２５，２５ａ，２５ｂ，３２
バイヤホール ３０ａ 可変抵抗 ４０ 接地導体 １００，１２０，５００，９００ａ，９００ｂ ローデ
ットライン型移相器 ９００ 多ビット移相器
トランジスタ（ＦＥＴ） ６ａ〜６ｆ，２２，２２ａ，２２ｂ，３１ ゲートバイ
アスパッド（ゲート端子） ７，７ａ〜７ｃ，９ｃ〜９ｅ，６ｆ，１０，１３，２６
ドレイン電極 ８，８ａ，８ｂ，１１，１１ａ，１１ｂ，２１，２１
ａ，２１ｂ，２７，２９ゲート電極 ９，９ａ，９ｂ，２８ ソース電極 １０ａ〜１０ｃ ドレイン電極（ソース電極） １２ 半導体基板 １３ 金線 ２０，２０ａ〜２０ｄ 共振用線路（インダクタ） ２４，２４ａ，２４ｂ，２５，２５ａ，２５ｂ，３２
バイヤホール ３０ａ 可変抵抗 ４０ 接地導体 １００，１２０，５００，９００ａ，９００ｂ ローデ
ットライン型移相器 ９００ 多ビット移相器
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年５月１７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正内容】
【００２３】ここで、装荷線路３のインピーダンスと電
気長をそれぞれＺL ，θL 、ＦＥＴのオフ容量をＣとし
た時、図１６(a) の状態における装荷線路３のサセプタ
ンス成分Ｂ1 は下記の式(17)で表され、同様に図１６
(b) の状態における装荷線路３のサセプタンス成分Ｂ2
は、下記の式(18)で表される（ここで、ωは角速度であ
る）。 Ｂ1 ＝−１／ＺL ｔａｎ θL …（１７）
気長をそれぞれＺL ，θL 、ＦＥＴのオフ容量をＣとし
た時、図１６(a) の状態における装荷線路３のサセプタ
ンス成分Ｂ1 は下記の式(17)で表され、同様に図１６
(b) の状態における装荷線路３のサセプタンス成分Ｂ2
は、下記の式(18)で表される（ここで、ωは角速度であ
る）。 Ｂ1 ＝−１／ＺL ｔａｎ θL …（１７）
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正内容】
【００２４】
【数８】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正内容】
【００２６】
【数９】
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正内容】
【００４０】
【数１０】
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正内容】
【００４１】そして、このＫ行列を、公式に基づいてア
ドミタンス行列に変換すると、対称回路であることか
ら、Ｙ11，Ｙ22は等しく、また、コンダクタンス成分を
０としていることから、アドミタンス成分Ｙ11，Ｙ22は
下記の式(23)に表されるようになり、この式(23)に前述
した式(20)で示されたωＣ＝（１−ｔａｎ 2 θL ）／２
ＺL ｔａｎ 2 θL を代入すると、下記の式(24)に変換さ
れ、該式(24)により、負荷として装荷されている回路の
サセプタンスが０になることがわかる。
ドミタンス行列に変換すると、対称回路であることか
ら、Ｙ11，Ｙ22は等しく、また、コンダクタンス成分を
０としていることから、アドミタンス成分Ｙ11，Ｙ22は
下記の式(23)に表されるようになり、この式(23)に前述
した式(20)で示されたωＣ＝（１−ｔａｎ 2 θL ）／２
ＺL ｔａｎ 2 θL を代入すると、下記の式(24)に変換さ
れ、該式(24)により、負荷として装荷されている回路の
サセプタンスが０になることがわかる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正内容】
【００４２】
【数１１】
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正内容】
【００４３】
【数１２】
Claims (4)
- 【請求項１】 半導体基板上に１／４波長の主線路，該
主線路の両端にそれぞれ接続された装荷線路及び該装荷
線路の他端にそのドレイン電極が接続され、そのソース
電極が接地された２つのＦＥＴが形成され、上記主線路
の特性インピーダンス，上記装荷線路のリアクタンス成
分及び上記ＦＥＴのＯＦＦ容量によって所望の移相量が
設定されるよう構成されてなるローデットライン型移相
器において、 上記２つのＦＥＴのドレイン電極間に、少なくとも各１
つのＦＥＴとインダクタで構成される共振回路を接続し
たことを特徴とするローデットライン型移相器。 - 【請求項２】 請求項１に記載のローデットライン型移
相器において、 上記共振回路のＦＥＴのソース，ドレイン電極を、上記
装荷線路の他端に接したＦＥＴのドレイン電極と共通化
し、該共振回路のソース・ドレイン電極間に上記インダ
クタを並列接続してなることを特徴とするローデットラ
イン型移相器。 - 【請求項３】 請求項１に記載のローデットライン型移
相器において、 上記共振回路は、そのソース・ドレイン電極間に共振用
インダクタを並列接続した２つのＦＥＴを直列に接続
し、これら２つのＦＥＴの接続点と接地間に可変抵抗を
接続したものであることを特徴とするローデットライン
型移相器。 - 【請求項４】 請求項３に記載のローデットライン型移
相器において、 上記可変抵抗を、ソース電極を接地したＦＥＴで構成し
たことを特徴とするローデットライン型移相器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5107918A JP2869288B2 (ja) | 1992-06-19 | 1993-05-10 | ローデットライン型移相器 |
| US08/072,956 US5382926A (en) | 1992-06-19 | 1993-06-08 | Multiple bit loaded line phase shifter |
| GB9312584A GB2268632B (en) | 1992-06-19 | 1993-06-18 | Loaded line phase shifter |
| FR9307427A FR2695271B1 (fr) | 1992-06-19 | 1993-06-18 | Transformateur de phase a lignes chargees. |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18608492 | 1992-06-19 | ||
| JP4-186084 | 1992-06-19 | ||
| JP5107918A JP2869288B2 (ja) | 1992-06-19 | 1993-05-10 | ローデットライン型移相器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0669701A true JPH0669701A (ja) | 1994-03-11 |
| JP2869288B2 JP2869288B2 (ja) | 1999-03-10 |
Family
ID=26447877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5107918A Expired - Fee Related JP2869288B2 (ja) | 1992-06-19 | 1993-05-10 | ローデットライン型移相器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5382926A (ja) |
| JP (1) | JP2869288B2 (ja) |
| FR (1) | FR2695271B1 (ja) |
| GB (1) | GB2268632B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9831550B2 (en) | 2013-09-11 | 2017-11-28 | Socionext Inc. | Phase shifter, predistorter, and phased array antenna |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3853855B2 (ja) * | 1995-03-15 | 2006-12-06 | 三菱電機株式会社 | 移相器 |
| US6005281A (en) * | 1997-05-07 | 1999-12-21 | Advanced Micro Devices, Inc. | Apparatus for the non-contact manipulation of a semiconductor die |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61208307A (ja) * | 1985-03-13 | 1986-09-16 | Mitsubishi Electric Corp | 半導体移相器 |
| JPH0349401A (ja) * | 1989-07-18 | 1991-03-04 | Mitsubishi Electric Corp | マイクロ波素子 |
| JPH07101801B2 (ja) * | 1989-08-09 | 1995-11-01 | 三菱電機株式会社 | ローデットライン形移相器 |
| JPH0758841B2 (ja) * | 1990-02-22 | 1995-06-21 | 株式会社東芝 | マイクロ波移相器 |
-
1993
- 1993-05-10 JP JP5107918A patent/JP2869288B2/ja not_active Expired - Fee Related
- 1993-06-08 US US08/072,956 patent/US5382926A/en not_active Expired - Lifetime
- 1993-06-18 GB GB9312584A patent/GB2268632B/en not_active Expired - Fee Related
- 1993-06-18 FR FR9307427A patent/FR2695271B1/fr not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9831550B2 (en) | 2013-09-11 | 2017-11-28 | Socionext Inc. | Phase shifter, predistorter, and phased array antenna |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2869288B2 (ja) | 1999-03-10 |
| FR2695271A1 (fr) | 1994-03-04 |
| GB2268632B (en) | 1995-12-20 |
| GB2268632A (en) | 1994-01-12 |
| GB9312584D0 (en) | 1993-08-04 |
| US5382926A (en) | 1995-01-17 |
| FR2695271B1 (fr) | 1995-10-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |