JPS63279351A - Ｄｍａ転送制御装置 - Google Patents
Ｄｍａ転送制御装置Info
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- JPS63279351A JPS63279351A JP62113604A JP11360487A JPS63279351A JP S63279351 A JPS63279351 A JP S63279351A JP 62113604 A JP62113604 A JP 62113604A JP 11360487 A JP11360487 A JP 11360487A JP S63279351 A JPS63279351 A JP S63279351A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
- G06F13/285—Halt processor DMA
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
- G06F9/268—Microinstruction selection not based on processing results, e.g. interrupt, patch, first cycle store, diagnostic programs
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概 要〕
データ転送プログラムアドレスを格納するチャネル毎の
マイクロアドレスレジスタと、オペレーションプログラ
ムアドレスを格納するオペレーション用マイクロアドレ
スレジスタとを有し、データ転送プログラム処理以外の
プログラム処理が行われるときは、該オペレーション用
マイクロアドレスレジスタに格納されたオペレーション
プログラムアドレスが読出されてマイクロＲＯＭに格納
されたマイクロプログラムの読出しが制御され、更に該
オペレーション用マイクロ−アドレスレジスタの動作中
（例えばスタート処理中）において、該チャネル毎のデ
ータ転送処理用の各マイクロアドレスレジスタ、該マイ
クロＲＯＭからの書き込み命令に応じて、予めデータ転
送処理用のマイクロアドレスが書き込まれるようにした
ＤＭＡ転送制御装置であって、該スタート処理終了後に
データ転送プログラム処理要求を受は付けたとき、該デ
ータ転送処理用のマイクロアドレスレジスタに予め書き
込まれているマイクロアドレスにもとづいて、デッドサ
イクルなしで高速にデータ転送プログラム処理を開始す
ることができる。
マイクロアドレスレジスタと、オペレーションプログラ
ムアドレスを格納するオペレーション用マイクロアドレ
スレジスタとを有し、データ転送プログラム処理以外の
プログラム処理が行われるときは、該オペレーション用
マイクロアドレスレジスタに格納されたオペレーション
プログラムアドレスが読出されてマイクロＲＯＭに格納
されたマイクロプログラムの読出しが制御され、更に該
オペレーション用マイクロ−アドレスレジスタの動作中
（例えばスタート処理中）において、該チャネル毎のデ
ータ転送処理用の各マイクロアドレスレジスタ、該マイ
クロＲＯＭからの書き込み命令に応じて、予めデータ転
送処理用のマイクロアドレスが書き込まれるようにした
ＤＭＡ転送制御装置であって、該スタート処理終了後に
データ転送プログラム処理要求を受は付けたとき、該デ
ータ転送処理用のマイクロアドレスレジスタに予め書き
込まれているマイクロアドレスにもとづいて、デッドサ
イクルなしで高速にデータ転送プログラム処理を開始す
ることができる。
本発明はＤＭＡ （ダイレクトメモリアクセス）転送制
御装置に関し、特にＣＰＵを介さないでデータ転送を制
御するＤＭＡコントローラによってデータ転送を制御す
るためのＤＭＡ転送制御装置に関する。
御装置に関し、特にＣＰＵを介さないでデータ転送を制
御するＤＭＡコントローラによってデータ転送を制御す
るためのＤＭＡ転送制御装置に関する。
第９図は、ＤＭＡ転送の概念を説明する図であって、Ｃ
ＰＵ、Ｉ１０装置（例えば１０１）、メモリ （例えば
Ｍｌ 、Ｍ２）、ＤＭＡコントローラ（ＤＭ八へ）など
が、アドレスバス、データバス、および制御信号用のバ
ス（例えばり一ド／ライト信号用のバス）を介して相互
に接続され、マイクロコンピュータシステムが構成され
る。そしてＤＭＡ転送が行われる際には、上記ＤＭＡコ
ントローラが、ＣＰＵに代って上記各バスを占有し、Ｃ
ＰＵが該ＤＭＡコントローラの内部レジスタに対して予
め書き込んだコマンドおよび転送アドレスなどの転送情
報に応じて、上記メモリ間（例えばＭｌ。
ＰＵ、Ｉ１０装置（例えば１０１）、メモリ （例えば
Ｍｌ 、Ｍ２）、ＤＭＡコントローラ（ＤＭ八へ）など
が、アドレスバス、データバス、および制御信号用のバ
ス（例えばり一ド／ライト信号用のバス）を介して相互
に接続され、マイクロコンピュータシステムが構成され
る。そしてＤＭＡ転送が行われる際には、上記ＤＭＡコ
ントローラが、ＣＰＵに代って上記各バスを占有し、Ｃ
ＰＵが該ＤＭＡコントローラの内部レジスタに対して予
め書き込んだコマンドおよび転送アドレスなどの転送情
報に応じて、上記メモリ間（例えばＭｌ。
Ｍ２間）あるいは上記メモリとＩ１０装置間（例えばＩ
ＯＩからＭｌ、あるいはＭｌから■０１）のデータ転送
を制御する。そのために該ＤＭＡコントローラは該ＣＰ
Ｕに対しホールド要求信号）１０ＬＤを送出し、これに
よって該ＣＰＵの動作が一時的に中断され該ＣＰＵがバ
スを明は渡すとともに、該ＣＰＵから該ＤＭＡコントロ
ーラにホールド許可信号ＨＯＬＤ ＡＣＫが返送され、
マイクロプログラムの実行が開始される。なお上記ホー
ルド要求信号送出前にＣＰＵから予め該Ｄ Ｍ Ａコン
トローラの内部レジスタに対して、所定のコマンドおよ
び転送アドレスが登録されており、次いで該ＣＰＵから
のスタート指示にもとづいて該ホールド要求信号が送出
される。すなわち、例えばメモリ間のデータ転送であれ
ば、転送元（ソース）および転送先（デスティネーショ
ン）のアドレスおよび転送データの量（バイト情報）な
どが登録され、該ＤＭＡコントローラを介して該転送デ
ータの量が０になるまで上記データ転送がつづけられる
。また■１０装置とメモリ間のデータ転送であれば、例
えば所定のＩ１０装置から該ＤＭＡコントローラに対し
転送要求信号ＲＥＱが送出され、該ＤＭＡコントローラ
から該転送要求の許可信号ＲＥＱ ＡＣＫを返送すると
ともに転送先のアドレスが指定され、ＪＩ１０装置から
所定のメモリへのデータ転送が行われる。
ＯＩからＭｌ、あるいはＭｌから■０１）のデータ転送
を制御する。そのために該ＤＭＡコントローラは該ＣＰ
Ｕに対しホールド要求信号）１０ＬＤを送出し、これに
よって該ＣＰＵの動作が一時的に中断され該ＣＰＵがバ
スを明は渡すとともに、該ＣＰＵから該ＤＭＡコントロ
ーラにホールド許可信号ＨＯＬＤ ＡＣＫが返送され、
マイクロプログラムの実行が開始される。なお上記ホー
ルド要求信号送出前にＣＰＵから予め該Ｄ Ｍ Ａコン
トローラの内部レジスタに対して、所定のコマンドおよ
び転送アドレスが登録されており、次いで該ＣＰＵから
のスタート指示にもとづいて該ホールド要求信号が送出
される。すなわち、例えばメモリ間のデータ転送であれ
ば、転送元（ソース）および転送先（デスティネーショ
ン）のアドレスおよび転送データの量（バイト情報）な
どが登録され、該ＤＭＡコントローラを介して該転送デ
ータの量が０になるまで上記データ転送がつづけられる
。また■１０装置とメモリ間のデータ転送であれば、例
えば所定のＩ１０装置から該ＤＭＡコントローラに対し
転送要求信号ＲＥＱが送出され、該ＤＭＡコントローラ
から該転送要求の許可信号ＲＥＱ ＡＣＫを返送すると
ともに転送先のアドレスが指定され、ＪＩ１０装置から
所定のメモリへのデータ転送が行われる。
第１０図は、かかるＤＭＡコントローラ（ＤＭＡＣ）の
内部構成を示す概略図であって、リクエストハンドラー
Ｒ，データハンドラーＤ１およびマイクロユニットＭな
どによって構成されている。リクエストハンドラーＲは
、例えばＩ１０装置からの転送プログラム処理要求信号
ＲＥＱ （あるいはメモリ間のデータ転送が行われる際
にＣＰＵからのスタート指示にもとづいて自動的に発生
するオートリクエスト信号）を受付けた際に、該データ
ハンドラーＤあるいはマイクロユニットＭに対し所定の
データ転送プログラム処理要求信号ＴＲＥＱを送出する
。マイクロユニットＭは、該転送プログラム処理要求信
号ＴＲＥ口にもとづいて、該データハンドラーＤに、所
定のデータ転送を行うための制御信号を送出する。これ
により該データハンドラーＤおよびデータバス、アドレ
スバスなどを介して所定のデータ転送（例えばメモリＭ
ｌの所定番地から順次所定バイトのデータを読出してメ
モリＭ２の所定番地より順次書込む）が行われる。
内部構成を示す概略図であって、リクエストハンドラー
Ｒ，データハンドラーＤ１およびマイクロユニットＭな
どによって構成されている。リクエストハンドラーＲは
、例えばＩ１０装置からの転送プログラム処理要求信号
ＲＥＱ （あるいはメモリ間のデータ転送が行われる際
にＣＰＵからのスタート指示にもとづいて自動的に発生
するオートリクエスト信号）を受付けた際に、該データ
ハンドラーＤあるいはマイクロユニットＭに対し所定の
データ転送プログラム処理要求信号ＴＲＥＱを送出する
。マイクロユニットＭは、該転送プログラム処理要求信
号ＴＲＥ口にもとづいて、該データハンドラーＤに、所
定のデータ転送を行うための制御信号を送出する。これ
により該データハンドラーＤおよびデータバス、アドレ
スバスなどを介して所定のデータ転送（例えばメモリＭ
ｌの所定番地から順次所定バイトのデータを読出してメ
モリＭ２の所定番地より順次書込む）が行われる。
本発明のＤＭＡ転送制御装置は、かかるＤＭＡコントロ
ーラを介してのデータ転送を制御する制御ユニットとし
て機能する上記マイクロユニットＭの一部を改良したも
のであって、第７図は、本発明の特長を明らかにするた
めに、従来技術の範囲で想定しうる該マイクロユニット
Ｍの対応部分の構成を例示したものである。
ーラを介してのデータ転送を制御する制御ユニットとし
て機能する上記マイクロユニットＭの一部を改良したも
のであって、第７図は、本発明の特長を明らかにするた
めに、従来技術の範囲で想定しうる該マイクロユニット
Ｍの対応部分の構成を例示したものである。
すなわち第７図において、Ｒはリクエストハンドラーを
示し、他の構成部分（すなわちアドレスレジスタコント
ロール部１、゛マツピングＰＬＡ２、セレクト条件ＰＬ
Ａ３、チャネル０乃至チャネル３に対するマイクロアド
レスレジスタ４０乃至４３、セレクタ５、インクリメン
ト素子６、マイクロＲＯＭ７、レジスタ８）は上記マイ
クロユニットＭの一部を構成する。すなわち上記第７図
に示されるものは、４チャネル分のＤＭＡ転送制御装置
を示しており、例えば４組のＩ１０装置からそれぞれ該
リクエストハンドラーＲに転送要求信号Ｒ［ｉＱＯ乃至
ＲＥＱ３が入力される。そしてこれらの転送要求信号の
入力に応じて、該リクエストハンドラーＲから該マイク
ロアドレスレジスタに対し所定のチャネル指定信号ＣＨ
が入力されるとともに、該アドレスレジスタコントロー
ル部ｌに転送プログラム処理要求信号ＴＲＥＱが入力さ
れ、該アドレスレジスタコントロール部ｌから該指定さ
れたチャネルのマイクロアドレスレジスタ（例えば４０
）に対し、読出しあるいは書込み信号Ｒ／Ｗが供給され
る。上記各チャネル毎のマイクロアドレスレジスタ４ｏ
乃至４３には当該チャネルについてのデータ転送の制御
を行うためのアドレス情報が操持されており、該保持さ
れているアドレス情報が読出されると、該続出されたア
ドレス情報がセレクタ５を通してマイクロＲＯＭ７に入
力されるとともに、インクリメント素子６によって該ア
ドレス情報の内容がインクリメントされて再び当該チャ
ネルのマイクロアドレスレジスタ（例えば４０）に書込
まれる。これにより該マイクロＲＯＭ７から、対応する
アドレスに格納されているマイクロ命令が読出され、次
いでレジスタ８にとり込まれて当該チャネルについての
データ転送を行うための制御信号が、該レジスタ８から
例えば上記データハンドラーＤなどに出力される。
示し、他の構成部分（すなわちアドレスレジスタコント
ロール部１、゛マツピングＰＬＡ２、セレクト条件ＰＬ
Ａ３、チャネル０乃至チャネル３に対するマイクロアド
レスレジスタ４０乃至４３、セレクタ５、インクリメン
ト素子６、マイクロＲＯＭ７、レジスタ８）は上記マイ
クロユニットＭの一部を構成する。すなわち上記第７図
に示されるものは、４チャネル分のＤＭＡ転送制御装置
を示しており、例えば４組のＩ１０装置からそれぞれ該
リクエストハンドラーＲに転送要求信号Ｒ［ｉＱＯ乃至
ＲＥＱ３が入力される。そしてこれらの転送要求信号の
入力に応じて、該リクエストハンドラーＲから該マイク
ロアドレスレジスタに対し所定のチャネル指定信号ＣＨ
が入力されるとともに、該アドレスレジスタコントロー
ル部ｌに転送プログラム処理要求信号ＴＲＥＱが入力さ
れ、該アドレスレジスタコントロール部ｌから該指定さ
れたチャネルのマイクロアドレスレジスタ（例えば４０
）に対し、読出しあるいは書込み信号Ｒ／Ｗが供給され
る。上記各チャネル毎のマイクロアドレスレジスタ４ｏ
乃至４３には当該チャネルについてのデータ転送の制御
を行うためのアドレス情報が操持されており、該保持さ
れているアドレス情報が読出されると、該続出されたア
ドレス情報がセレクタ５を通してマイクロＲＯＭ７に入
力されるとともに、インクリメント素子６によって該ア
ドレス情報の内容がインクリメントされて再び当該チャ
ネルのマイクロアドレスレジスタ（例えば４０）に書込
まれる。これにより該マイクロＲＯＭ７から、対応する
アドレスに格納されているマイクロ命令が読出され、次
いでレジスタ８にとり込まれて当該チャネルについての
データ転送を行うための制御信号が、該レジスタ８から
例えば上記データハンドラーＤなどに出力される。
また該セレクタ５には、上記マイクロアドレスレジスタ
４０乃至４３から読み出されたアドレス情報のほかに、
例えばマツピングＰＬＡ２から読み出されたアドレス情
報なども入力され、セレクト条件ＰＬＡ３から供給され
るセレクト信号に応じて、所定のアドレス情報のみが該
セレクタ５を通してマイクロＲＯＭ７に選択的に入力さ
れる。ここでマツピングＰＬＡは、起動アドレス、ジャ
ンプのためのアドレスなど、該マツピングＰＬＡに入力
される条件に応じて該マイクロＲＯＭがそこから動作し
なければならないアドレスを指定するための、所謂マイ
クロＲＯＭに対するジャンプテーブルとして機能するも
のである。
４０乃至４３から読み出されたアドレス情報のほかに、
例えばマツピングＰＬＡ２から読み出されたアドレス情
報なども入力され、セレクト条件ＰＬＡ３から供給され
るセレクト信号に応じて、所定のアドレス情報のみが該
セレクタ５を通してマイクロＲＯＭ７に選択的に入力さ
れる。ここでマツピングＰＬＡは、起動アドレス、ジャ
ンプのためのアドレスなど、該マツピングＰＬＡに入力
される条件に応じて該マイクロＲＯＭがそこから動作し
なければならないアドレスを指定するための、所謂マイ
クロＲＯＭに対するジャンプテーブルとして機能するも
のである。
第８図は、上記第７図に示される装置によってマイクロ
プログラムの起動処理を行う場合の起動シーケンスを示
すタイミング図であって、先ずリクエストハンドラーＲ
からデータ転送プログラム処理要求信号ＴＲＥＱが出力
され、該要求信号ＴＲＥＱにもとづいて、先ずマツピン
グＰ Ｌ Ａ ２から所定のマイクロアドレスが読み出
され、次いで該続出されたマイクロアドレスにもとづい
てマイクロＲＯＭのデータ（マイクロ命令）が読み出さ
れ、該読み出されたマイクロＲＯＭの出力データにもと
づいて上記データハンドラーＤを介して所定のデータ転
送処理が開始される。なお、該マイクロＲＯＭ７はクロ
ックφ１がハイレベルでプリチャージされ、クロックφ
１がロウレベルでディスチャージされる。
プログラムの起動処理を行う場合の起動シーケンスを示
すタイミング図であって、先ずリクエストハンドラーＲ
からデータ転送プログラム処理要求信号ＴＲＥＱが出力
され、該要求信号ＴＲＥＱにもとづいて、先ずマツピン
グＰ Ｌ Ａ ２から所定のマイクロアドレスが読み出
され、次いで該続出されたマイクロアドレスにもとづい
てマイクロＲＯＭのデータ（マイクロ命令）が読み出さ
れ、該読み出されたマイクロＲＯＭの出力データにもと
づいて上記データハンドラーＤを介して所定のデータ転
送処理が開始される。なお、該マイクロＲＯＭ７はクロ
ックφ１がハイレベルでプリチャージされ、クロックφ
１がロウレベルでディスチャージされる。
また、該マツピングＰＬＡ２およびセレクト条件ＰＬＡ
３はクロックφ２がハイレベルでプリチャージされ、ク
ロックφ２がロウレベルでディスチャージされる。
３はクロックφ２がハイレベルでプリチャージされ、ク
ロックφ２がロウレベルでディスチャージされる。
このように上記第７図に示される装置においては、マツ
ピングＰＬＡ２から読み出されたアドレス情報を直接セ
レクタ５を介してマイクロＲＯＭ７に入力させているた
め、第８図のタイミング図に示されるように、上記転送
プログラム処理要求信号ＴＲＥＱがマツピングＰＬＡ２
に入力されてから、上記転送処理が開始されるまでにほ
ぼ２サイクル（２クロック分）を要し、したがってチャ
ネル遷移時に約１サイクル分のデッドサイクルが入るこ
とになる。
ピングＰＬＡ２から読み出されたアドレス情報を直接セ
レクタ５を介してマイクロＲＯＭ７に入力させているた
め、第８図のタイミング図に示されるように、上記転送
プログラム処理要求信号ＴＲＥＱがマツピングＰＬＡ２
に入力されてから、上記転送処理が開始されるまでにほ
ぼ２サイクル（２クロック分）を要し、したがってチャ
ネル遷移時に約１サイクル分のデッドサイクルが入るこ
とになる。
このことは上記データ転送プログラム処理要求信号ＴＲ
ＥＱが入力されたときのみでなく、オペレーション処理
（例えば実際のデータ転送処理が行われる前に実行され
るスタート処理など、データ転送プログラム処理以外の
プログラム処理）要求信号０ＲＥＱがリクエストハンド
ラーＲからマツピングＰＬＡ２に入力されてから、所定
のオペレーション処理（例えばスタート処理）が開始さ
れる場合にもほぼ２サイクルを要し、転送処理速度の低
下をもたらすこととなる。
ＥＱが入力されたときのみでなく、オペレーション処理
（例えば実際のデータ転送処理が行われる前に実行され
るスタート処理など、データ転送プログラム処理以外の
プログラム処理）要求信号０ＲＥＱがリクエストハンド
ラーＲからマツピングＰＬＡ２に入力されてから、所定
のオペレーション処理（例えばスタート処理）が開始さ
れる場合にもほぼ２サイクルを要し、転送処理速度の低
下をもたらすこととなる。
本発明はかかる問題点を解決するためになされたもので
、データ転送プログラム処理の要求を受けつける前に（
例えばスタート処理中に）予め、上記マツピングＰＬＡ
よりデータ転送プログラム処理用のマイクロアドレスを
読み出し、該転送処理用のマイクロアドレスレジスタに
書き込んでおくことにより、該転送処理要求受付は時に
、該マイクロアドレスレジスタに書き込まれているマイ
クロアドレスにもとづいて直ちにマイクロＲＯＭを動作
させ、高速度で（デッドサイクルなしで）データ転送処
理を開始させるようにしたものである。
、データ転送プログラム処理の要求を受けつける前に（
例えばスタート処理中に）予め、上記マツピングＰＬＡ
よりデータ転送プログラム処理用のマイクロアドレスを
読み出し、該転送処理用のマイクロアドレスレジスタに
書き込んでおくことにより、該転送処理要求受付は時に
、該マイクロアドレスレジスタに書き込まれているマイ
クロアドレスにもとづいて直ちにマイクロＲＯＭを動作
させ、高速度で（デッドサイクルなしで）データ転送処
理を開始させるようにしたものである。
上記問題点を解決するために本発明においては、データ
転送プログラムアドレスを格納するチャネル毎のマイク
ロアドレスレジスタと、オペレーションプログラムアド
レスを格納するオペレーション用マイクロアドレスレジ
スタとを有し、データ転送プログラム処理以外のプログ
ラム処理が行われているときは、該オペレーション用マ
イクロアドレスレジスタに格納されたオペレーションプ
ログラムアドレスが読出されてマイクロＲＯＭに格納さ
れたマイクロプログラムの読出しが制御され、更に該オ
ペレーション用マイクロアドレスレジスタの動作中（例
えばスタート処理中）において、該チャネル毎のデータ
転送処理用の各マイクロアドレスレジスタに、該マイク
ロＲＯＭからの書き込み命令に応じて、該データ転送処
理用のマイクロアドレスが書き込まれるようにしたＤＭ
Ａ転送制御装置が提供される。
転送プログラムアドレスを格納するチャネル毎のマイク
ロアドレスレジスタと、オペレーションプログラムアド
レスを格納するオペレーション用マイクロアドレスレジ
スタとを有し、データ転送プログラム処理以外のプログ
ラム処理が行われているときは、該オペレーション用マ
イクロアドレスレジスタに格納されたオペレーションプ
ログラムアドレスが読出されてマイクロＲＯＭに格納さ
れたマイクロプログラムの読出しが制御され、更に該オ
ペレーション用マイクロアドレスレジスタの動作中（例
えばスタート処理中）において、該チャネル毎のデータ
転送処理用の各マイクロアドレスレジスタに、該マイク
ロＲＯＭからの書き込み命令に応じて、該データ転送処
理用のマイクロアドレスが書き込まれるようにしたＤＭ
Ａ転送制御装置が提供される。
上記構成によれば、該オペレーション用のマイクロアド
レスレジスタの動作中（例えばスタート処理中）におい
て、該データ転送処理用のマイクロアドレスを、所定の
マイクロアドレスレジスタに書き込んでおくことにより
、データ転送プログラム処理要求受付は時に、マツピン
グＰＬＡからのマイクロアドレスの読出しを必要とせず
、予め該マイクロアドレスレジスタに書き込まれている
マイクロアドレスにもとづいて、直ちにマイクロＲＯＭ
を動作させ、高速度で（デ・ノドサイクルなしで）デー
タ転送処理を開始することができる。
レスレジスタの動作中（例えばスタート処理中）におい
て、該データ転送処理用のマイクロアドレスを、所定の
マイクロアドレスレジスタに書き込んでおくことにより
、データ転送プログラム処理要求受付は時に、マツピン
グＰＬＡからのマイクロアドレスの読出しを必要とせず
、予め該マイクロアドレスレジスタに書き込まれている
マイクロアドレスにもとづいて、直ちにマイクロＲＯＭ
を動作させ、高速度で（デ・ノドサイクルなしで）デー
タ転送処理を開始することができる。
第１図は、本発明の１実施例としてのＤＭＡ転送制御装
置を示すもので、上記第７図に示される装置との大きな
相違点は、マイクロアドレスレジスタとしてオペレーシ
ョン専用のプログラム処理（例えばスタート処理あるい
はバスエラー処理など、データ転送プログラム処理以外
のプログラム処理）を行うためのオペレーション用マイ
クロアドレスレジスタ４５を追加し、該オペレーション
用マイクロアドレスレジスタ４５の動作中（例えばスタ
ート処理中）に、マツピングＰＬＡ２から読出された転
送処理用のマイクロアドレスＭＡＰＡが、各チャネル毎
の該転送処理用のマイクロアドレスレジスタ４０乃至４
３に書き込まれるようにした点である。なお第１図中、
ＭＡＰＷは、マイクロＲＯＭ７からレジスタ８を経て所
定のマイクロアドレスレジスタ、４０乃至４３に供給さ
れる書き込み命令であって、これによりマツピングＰＬ
Ａから読出された転送処理用のマイクロアドレスＭＡＰ
Ａが、オペレーション用のマイクロアドレスレジスタ４
５の動作中において、該転送処理用のマイクロアドレス
レジスタ４０乃至４３に書き込まれる。更に該マイクロ
ＲＯＭ７からレジスタ８を経て該マツピングＰＬＡに対
し、上記マイクロアドレスＭＡＰＡの読出し命令Ｃ０Ｄ
Ｅが供給される。
置を示すもので、上記第７図に示される装置との大きな
相違点は、マイクロアドレスレジスタとしてオペレーシ
ョン専用のプログラム処理（例えばスタート処理あるい
はバスエラー処理など、データ転送プログラム処理以外
のプログラム処理）を行うためのオペレーション用マイ
クロアドレスレジスタ４５を追加し、該オペレーション
用マイクロアドレスレジスタ４５の動作中（例えばスタ
ート処理中）に、マツピングＰＬＡ２から読出された転
送処理用のマイクロアドレスＭＡＰＡが、各チャネル毎
の該転送処理用のマイクロアドレスレジスタ４０乃至４
３に書き込まれるようにした点である。なお第１図中、
ＭＡＰＷは、マイクロＲＯＭ７からレジスタ８を経て所
定のマイクロアドレスレジスタ、４０乃至４３に供給さ
れる書き込み命令であって、これによりマツピングＰＬ
Ａから読出された転送処理用のマイクロアドレスＭＡＰ
Ａが、オペレーション用のマイクロアドレスレジスタ４
５の動作中において、該転送処理用のマイクロアドレス
レジスタ４０乃至４３に書き込まれる。更に該マイクロ
ＲＯＭ７からレジスタ８を経て該マツピングＰＬＡに対
し、上記マイクロアドレスＭＡＰＡの読出し命令Ｃ０Ｄ
Ｅが供給される。
なお第１図に示される装置において、通常のデータ転送
プログラム処理が実行されているときは、リクエストハ
ンドラーＲからアドレスレジスタコントロール部１に入
力されるチャネル指定信号ＣＨおよび転送プログラム処
理要求信号ＴＲＥＱに応じて、該アドレスレジスタコン
トロール部１から、所定のチャネルに対応するマイクロ
アドレスレジスタ４０乃至４３に対して、読出し信号μ
＾ＲＲＯ乃至μ＾ＲＲ３および書込み信号μＡＲＷＯ乃
至μＡＲＷ３が供給される。また該アドレスレジスタコ
ントロール部１に対し、バスエラー信号ＢＥＲＲ等の例
外事象発生信号が入力されたときには、該アドレスレジ
スタコントロール部１より出力される信号ＯＰＲおよび
ＯＰＷにより、該オペレーション用マイクロアドレスレ
ジスタ４５の読出しあるいは書込みが制御される。すな
わちこれらの信号ＯＰＲ、ＯＰＷは、データ転送プログ
ラム処理が実行されている間は生成されず、バスエラー
処理等のオペレーションプログラム処理が実行されると
きに出力される。
プログラム処理が実行されているときは、リクエストハ
ンドラーＲからアドレスレジスタコントロール部１に入
力されるチャネル指定信号ＣＨおよび転送プログラム処
理要求信号ＴＲＥＱに応じて、該アドレスレジスタコン
トロール部１から、所定のチャネルに対応するマイクロ
アドレスレジスタ４０乃至４３に対して、読出し信号μ
＾ＲＲＯ乃至μ＾ＲＲ３および書込み信号μＡＲＷＯ乃
至μＡＲＷ３が供給される。また該アドレスレジスタコ
ントロール部１に対し、バスエラー信号ＢＥＲＲ等の例
外事象発生信号が入力されたときには、該アドレスレジ
スタコントロール部１より出力される信号ＯＰＲおよび
ＯＰＷにより、該オペレーション用マイクロアドレスレ
ジスタ４５の読出しあるいは書込みが制御される。すな
わちこれらの信号ＯＰＲ、ＯＰＷは、データ転送プログ
ラム処理が実行されている間は生成されず、バスエラー
処理等のオペレーションプログラム処理が実行されると
きに出力される。
第２図は、上記第１図に示されるマイクロアドレスレジ
スタの内部構成を例示する回路図であって、上記各チャ
ネル毎の転送処理用のマイクロアドレスレジスタ４０乃
至４３は、それぞれアンドゲート４０１乃至４３１、該
各アンドゲート４０１乃至４３１からそれぞれ上記アド
レスレジスタコントロール部１からの書込み信号が供給
されるトランジスタ４０２乃至４３２、ラッチ回路４０
３乃至４３３、該ラッチ回路に保持されたアドレス情報
を読出す信号が供給されるトランジスタ４０４乃至４３
４、および共通のアンドゲート４６１から上記マイクロ
ＲＯＭからの書込み信号ＭＡＰＩ１４が供給されるトラ
ンジスタ４０５乃至４３５により構成される。一方、上
記オペレーション用のマイクロアドレスレジスタ４５は
、アンドゲート４５１ 、該アンドゲート４５１から上
記アドレスレジスタコントロール部１からの書込み信号
が供給されるトランジスタ４５２、ラッチ回路４５３、
インバータ４５６を介して該ラッチ回路に保持されたア
ドレス情報を読出す信号が供給されるトランジスタ４５
４により構成される。
スタの内部構成を例示する回路図であって、上記各チャ
ネル毎の転送処理用のマイクロアドレスレジスタ４０乃
至４３は、それぞれアンドゲート４０１乃至４３１、該
各アンドゲート４０１乃至４３１からそれぞれ上記アド
レスレジスタコントロール部１からの書込み信号が供給
されるトランジスタ４０２乃至４３２、ラッチ回路４０
３乃至４３３、該ラッチ回路に保持されたアドレス情報
を読出す信号が供給されるトランジスタ４０４乃至４３
４、および共通のアンドゲート４６１から上記マイクロ
ＲＯＭからの書込み信号ＭＡＰＩ１４が供給されるトラ
ンジスタ４０５乃至４３５により構成される。一方、上
記オペレーション用のマイクロアドレスレジスタ４５は
、アンドゲート４５１ 、該アンドゲート４５１から上
記アドレスレジスタコントロール部１からの書込み信号
が供給されるトランジスタ４５２、ラッチ回路４５３、
インバータ４５６を介して該ラッチ回路に保持されたア
ドレス情報を読出す信号が供給されるトランジスタ４５
４により構成される。
したがって上記クロック信号φ１がハイレベルの時点で
例えばチャネルＯに対応するデータ転送用のマイクロア
ドレスレジスタ４０に対する書込み信号μＡＲＷＯがハ
イレベルになるとアンドゲート４０１を介してトランジ
スタ４０２をオンとし、インクリメント素子６側から所
定のアドレス情報がランチ回路４０３に保持される。一
方、該マイクロアドレスレジスタ４０に対する読出し信
号μＡＲＲＯがハイレベルになるとトランジスタ４０４
がオンとなり、該ラッチ回路４０３に保持されているア
ドレス情報が読出される。
例えばチャネルＯに対応するデータ転送用のマイクロア
ドレスレジスタ４０に対する書込み信号μＡＲＷＯがハ
イレベルになるとアンドゲート４０１を介してトランジ
スタ４０２をオンとし、インクリメント素子６側から所
定のアドレス情報がランチ回路４０３に保持される。一
方、該マイクロアドレスレジスタ４０に対する読出し信
号μＡＲＲＯがハイレベルになるとトランジスタ４０４
がオンとなり、該ラッチ回路４０３に保持されているア
ドレス情報が読出される。
同様にして上記クロック信号φ１がハイレベルの時点で
オペレーション用のマイクロアドレスレジスタ４５に対
する書込み信号ＯＰＷがハイレベルになると（上述した
ようにアドレスレジスタコントロール部１に対し、バス
エラー信号ＢＥＲＲ等の例外事象発生信号が入力された
ときあるいはスタート処理時などにハイレベルとなる）
、アンドゲート４５１を介してトランジスタ４５２をオ
ンとし、インクリメント素子６側から所定のアドレス情
報がランチ回路４５３に保持され、一方、該マイクロア
ドレスレジスタ４５に対して読出し信号がハイレベルに
なると、（第２図の場合、ロウレベルの転送イネーブル
信号ＴＥＮがインバータ４５６で反転されてハイレベル
とされる）、トランジスタ４５４がオンとなり、該ラッ
チ回路４５３に保持されているアドレス情報が読出され
る。
オペレーション用のマイクロアドレスレジスタ４５に対
する書込み信号ＯＰＷがハイレベルになると（上述した
ようにアドレスレジスタコントロール部１に対し、バス
エラー信号ＢＥＲＲ等の例外事象発生信号が入力された
ときあるいはスタート処理時などにハイレベルとなる）
、アンドゲート４５１を介してトランジスタ４５２をオ
ンとし、インクリメント素子６側から所定のアドレス情
報がランチ回路４５３に保持され、一方、該マイクロア
ドレスレジスタ４５に対して読出し信号がハイレベルに
なると、（第２図の場合、ロウレベルの転送イネーブル
信号ＴＥＮがインバータ４５６で反転されてハイレベル
とされる）、トランジスタ４５４がオンとなり、該ラッ
チ回路４５３に保持されているアドレス情報が読出され
る。
更に本発明においては、該オペレーション用のマイクロ
アドレスレジスタ４５の動作中（例えばスタート処理中
）において、該転送処理用のマイクロアドレスレジスタ
４０乃至４３にマツピングＰＬＡから読出された転送処
理用のマイクロアドレスＭＡＰＡを書き込むためにミク
ロツタ信号φ２がハイレベルの時点で、該マイクロＲＯ
Ｍ７からレジスタ８を経て各転送処理用のマイクロアド
レスレジスタ４０乃至４３に供給される書込み信号ＭＡ
Ｐ−がハイレベルになると、アンドゲータ４６１を介し
て各転送処理用のマイクロアドレスレジスタ４０乃至４
３に設けられた各トランジスタ４０５乃至４３５をオン
とし、該マツピングＰＬＡ２から読出されたマイクロア
ドレスＭＡＰＡが上記各トランジスタ４０５乃至４３５
を介して各ラッチ回路４０３乃至４３３に書込まれる。
アドレスレジスタ４５の動作中（例えばスタート処理中
）において、該転送処理用のマイクロアドレスレジスタ
４０乃至４３にマツピングＰＬＡから読出された転送処
理用のマイクロアドレスＭＡＰＡを書き込むためにミク
ロツタ信号φ２がハイレベルの時点で、該マイクロＲＯ
Ｍ７からレジスタ８を経て各転送処理用のマイクロアド
レスレジスタ４０乃至４３に供給される書込み信号ＭＡ
Ｐ−がハイレベルになると、アンドゲータ４６１を介し
て各転送処理用のマイクロアドレスレジスタ４０乃至４
３に設けられた各トランジスタ４０５乃至４３５をオン
とし、該マツピングＰＬＡ２から読出されたマイクロア
ドレスＭＡＰＡが上記各トランジスタ４０５乃至４３５
を介して各ラッチ回路４０３乃至４３３に書込まれる。
このように転送処理用の各マイクロアドレスレジスタ４
０乃至４３には、上記インクリメント素子６からの書込
みルートのほかに、上記マッピングＰＬＡからの書込み
ルートが設けられる。
０乃至４３には、上記インクリメント素子６からの書込
みルートのほかに、上記マッピングＰＬＡからの書込み
ルートが設けられる。
すなわちオペレーション用のマイクロアドレスレジスタ
４５の動作中（例えばスタート処理中）は、転送処理用
のマイクロアドレスレジスタ４゜乃至４３は未使用状態
であり、データ書込み可能の状態にあるため、かかるス
タート処理中に、予めマイクロＲＯＭからの続出し命令
Ｃ０ＤＨによってマツピングＰＬＡより転送処理用のマ
イクロアドレスＭＡＰＡを読出し、該書込み命令ＭＡＰ
−によって該転送処理用のマイクロアドレスレジスタ４
０乃至４３に該マイクロアドレスＭＡＰ＾の書き込みを
行うことによって、転送処理要求受付は時に上述したマ
ツピングＰＬＡからのマイクロアドレスの読出しの必要
性がなくなり、それだけ転送処理をデッドサイクルなし
で高速度に実行することができる。
４５の動作中（例えばスタート処理中）は、転送処理用
のマイクロアドレスレジスタ４゜乃至４３は未使用状態
であり、データ書込み可能の状態にあるため、かかるス
タート処理中に、予めマイクロＲＯＭからの続出し命令
Ｃ０ＤＨによってマツピングＰＬＡより転送処理用のマ
イクロアドレスＭＡＰＡを読出し、該書込み命令ＭＡＰ
−によって該転送処理用のマイクロアドレスレジスタ４
０乃至４３に該マイクロアドレスＭＡＰ＾の書き込みを
行うことによって、転送処理要求受付は時に上述したマ
ツピングＰＬＡからのマイクロアドレスの読出しの必要
性がなくなり、それだけ転送処理をデッドサイクルなし
で高速度に実行することができる。
第３図は、第１図に示されるアドレスレジスタコントロ
ール部のうち、データ転送用の各チャネル毎のマイクロ
アドレスレジスタ４０乃至４３に対する読出し信号μＡ
Ｉ？ＲＯ乃至μＡＦＩＲ３および書込み信号μＡＲＷＯ
乃至μＡＲＷ３、転送イネーブル信号ＴＥＮおよびオペ
レーション用のマイクロアドレスレジスタ４５に対する
読出し信号ＯＰＲを出力する部分の具体的構成を例示す
る回路図であり、また、第４図は、上記第１図に示され
るアドレスレジスタコントロール部のうち、オペレーシ
ョン用のマイクロアドレスレジスタ４５に対する書込み
信号ｏＰＷを出力する部分の具体的構成を例示する回路
図である。
ール部のうち、データ転送用の各チャネル毎のマイクロ
アドレスレジスタ４０乃至４３に対する読出し信号μＡ
Ｉ？ＲＯ乃至μＡＦＩＲ３および書込み信号μＡＲＷＯ
乃至μＡＲＷ３、転送イネーブル信号ＴＥＮおよびオペ
レーション用のマイクロアドレスレジスタ４５に対する
読出し信号ＯＰＲを出力する部分の具体的構成を例示す
る回路図であり、また、第４図は、上記第１図に示され
るアドレスレジスタコントロール部のうち、オペレーシ
ョン用のマイクロアドレスレジスタ４５に対する書込み
信号ｏＰＷを出力する部分の具体的構成を例示する回路
図である。
該第３図および第４図中、Ａ１乃至Ａｌ１はアンドゲー
ト、Ｂ１乃至Ｂ５はオアゲート、■１乃至■９はインバ
ータであって、そのうちインバータ■４はクロック信号
φ１がハイレベルのとき動作しロウレベルのときはその
出力側がダイナミックラッチされる。またインバータＩ
ｔ、１５．１８はクロック信号φ２がハイレベルのとき
動作し、ロウレベルのときはその出力側がダイナミック
ラッチされる。ＦＦＩ乃至ＦＦ４はＲＳフリップフロッ
プであって、そのうちＦＦＩ乃至ＦＦ３はリセット優先
型のＲＳＳフリップフロップすなわちセント人力Ｓとリ
セット人力ＲとがともにＯのときは前のデータを保持し
、セット人力Ｓが１でリセッ人力ＲがＯのときはセット
状態（すなわちＱ＝１）、セット人力ＳがＯでリセット
人力Ｒが１のときおよびセット人力Ｓとリセット人力Ｒ
とがともに１のときはリセット状態（すなわちＱ＝０）
である。
ト、Ｂ１乃至Ｂ５はオアゲート、■１乃至■９はインバ
ータであって、そのうちインバータ■４はクロック信号
φ１がハイレベルのとき動作しロウレベルのときはその
出力側がダイナミックラッチされる。またインバータＩ
ｔ、１５．１８はクロック信号φ２がハイレベルのとき
動作し、ロウレベルのときはその出力側がダイナミック
ラッチされる。ＦＦＩ乃至ＦＦ４はＲＳフリップフロッ
プであって、そのうちＦＦＩ乃至ＦＦ３はリセット優先
型のＲＳＳフリップフロップすなわちセント人力Ｓとリ
セット人力ＲとがともにＯのときは前のデータを保持し
、セット人力Ｓが１でリセッ人力ＲがＯのときはセット
状態（すなわちＱ＝１）、セット人力ＳがＯでリセット
人力Ｒが１のときおよびセット人力Ｓとリセット人力Ｒ
とがともに１のときはリセット状態（すなわちＱ＝０）
である。
該第３図に示される回路に入力される信号のうち、ＴＩ
Ｄは転送処理終了要求信号、ＥＸＰは例外事象発生信号
で上記バスエラー信号なども含まれる。またＩＢＲは内
部データバス使用要求信号、ＷＡＩＴはウェイト要求信
号、ＣＨＯ乃至ＣＨ３は各チャネル０乃至３の指示信号
を示し、該信号ＣＨＯ乃至ＣＨ３はアクティブ時ロウレ
ベルとなる。また第４図に示される回路に入力される信
号のうち、０ＲＥＱは上述したオペレーション処理（例
えばスタート処理）要求信号、μＥＮＤは、オペレーシ
ョン処理終了要求信号を示す。
Ｄは転送処理終了要求信号、ＥＸＰは例外事象発生信号
で上記バスエラー信号なども含まれる。またＩＢＲは内
部データバス使用要求信号、ＷＡＩＴはウェイト要求信
号、ＣＨＯ乃至ＣＨ３は各チャネル０乃至３の指示信号
を示し、該信号ＣＨＯ乃至ＣＨ３はアクティブ時ロウレ
ベルとなる。また第４図に示される回路に入力される信
号のうち、０ＲＥＱは上述したオペレーション処理（例
えばスタート処理）要求信号、μＥＮＤは、オペレーシ
ョン処理終了要求信号を示す。
これにより上記例外事象発生信号ＥＸＰがロウレベルの
ときは、クロック信号φ１および転送プログラム処理要
求信号ＴＲＥＱがハイレベルとなることによ２てフリッ
プフロップＦＦＩがセットされ、転送イネーブル信号Ｔ
ＥＮがハイレベルとなる七ともに、所定のチャネルが指
定される（例えばＣＩＯがロウレベルとなる）ことによ
って該チャネル０に対応するマイクロアドレスレジスタ
４０に対する読出し信号μＡＲＲＯがハイレベルとなる
とともに、次のクロック信号φ２のハイレベル時におい
てフリップフロップＦＦ２がセットされ、該マイクロア
ドレスレジスタ４０に対する書込み信号μＡＲＷＯがハ
イレベルとなる。
ときは、クロック信号φ１および転送プログラム処理要
求信号ＴＲＥＱがハイレベルとなることによ２てフリッ
プフロップＦＦＩがセットされ、転送イネーブル信号Ｔ
ＥＮがハイレベルとなる七ともに、所定のチャネルが指
定される（例えばＣＩＯがロウレベルとなる）ことによ
って該チャネル０に対応するマイクロアドレスレジスタ
４０に対する読出し信号μＡＲＲＯがハイレベルとなる
とともに、次のクロック信号φ２のハイレベル時におい
てフリップフロップＦＦ２がセットされ、該マイクロア
ドレスレジスタ４０に対する書込み信号μＡＲＷＯがハ
イレベルとなる。
一方、上記例外事象発生信号ＥＸＰがハイレベルになる
と（例えばバスエラー等の発生時）、上記フリップフロ
ップＦＦ１．ＦＦ２がリセットされて各チャネルに対す
るマイクロアドレスレジスタの読出し信号μＡＲＲＯ乃
至μＡＲＲ３および書込み信号μＡＲＷＯ乃至μＡＲＷ
３がロウレベルになる一方、オペレーション用マイクロ
アドレスレジスタ４５に対する読出し信号ＯＰＲがハイ
レベル（転送イネーブル信号ＴＥＮがロウレベル）とな
る。更に第４図に示される回路においても、上記例外事
象発生信号ＥＸＰあるいはオペレーション処理要求信号
０ＲＥＱがハイレベルになることによってフリップフロ
ップＦＦ３．ＦＦ４が順次セットされることによって上
記オペレーション用マイクロアドレスレジスタ４５に対
する書込み信号ＯＰＷがハイレベルとなる。
と（例えばバスエラー等の発生時）、上記フリップフロ
ップＦＦ１．ＦＦ２がリセットされて各チャネルに対す
るマイクロアドレスレジスタの読出し信号μＡＲＲＯ乃
至μＡＲＲ３および書込み信号μＡＲＷＯ乃至μＡＲＷ
３がロウレベルになる一方、オペレーション用マイクロ
アドレスレジスタ４５に対する読出し信号ＯＰＲがハイ
レベル（転送イネーブル信号ＴＥＮがロウレベル）とな
る。更に第４図に示される回路においても、上記例外事
象発生信号ＥＸＰあるいはオペレーション処理要求信号
０ＲＥＱがハイレベルになることによってフリップフロ
ップＦＦ３．ＦＦ４が順次セットされることによって上
記オペレーション用マイクロアドレスレジスタ４５に対
する書込み信号ＯＰＷがハイレベルとなる。
第５図は、上記第１図に示されるセレクト条件Ｐｌ、Ａ
３の概略構成図を示すもので、上記マイクロＲＯＭ 、
ＤＭＡコントローラの内部レジスタ、エラーテスト回
路、リクエストハンドラーＲ１およびデータハンドラー
Ｄなどから入力される各種の信号によってセレクト条件
が決定され、クロックφ１によりラッチ回路にとり込ま
れる。なお例えば上記オペレーション処理要求信号０Ｒ
ＥＱはリクエストハンドラーＲから、またバスエラー信
号ＢＥＲＲはデータハンドラーＤから入力される。
３の概略構成図を示すもので、上記マイクロＲＯＭ 、
ＤＭＡコントローラの内部レジスタ、エラーテスト回
路、リクエストハンドラーＲ１およびデータハンドラー
Ｄなどから入力される各種の信号によってセレクト条件
が決定され、クロックφ１によりラッチ回路にとり込ま
れる。なお例えば上記オペレーション処理要求信号０Ｒ
ＥＱはリクエストハンドラーＲから、またバスエラー信
号ＢＥＲＲはデータハンドラーＤから入力される。
また第６図は、上記第１図に示されるマツピングＰＬＡ
２の概略構成図を示すもので、上記マイクロＲＯＭ 、
ＤＭＡコントローラの内部レジスタ、エラーテスト回
路、ＡＬＵ、リクエストハンドラーＲ１およびデータハ
ンドラーＤなどから入力される各種の信号条件によって
マイクロＲＯＭが動作すべきマイクロアドレスが決定さ
れ、クロックφ１によりラッチ回路にとり込まれる。な
お例えば上記マイクロＲＯＭからは上記各チャネル毎の
読出し命令Ｃ０ＤＥが入力され、またオペレーション処
理要求信号０ＲＥＱはリクエストハンドラーＲから、ま
たバスエラー信号ＢＥＲＲはデータハンドラーＤから入
力される。
２の概略構成図を示すもので、上記マイクロＲＯＭ 、
ＤＭＡコントローラの内部レジスタ、エラーテスト回
路、ＡＬＵ、リクエストハンドラーＲ１およびデータハ
ンドラーＤなどから入力される各種の信号条件によって
マイクロＲＯＭが動作すべきマイクロアドレスが決定さ
れ、クロックφ１によりラッチ回路にとり込まれる。な
お例えば上記マイクロＲＯＭからは上記各チャネル毎の
読出し命令Ｃ０ＤＥが入力され、またオペレーション処
理要求信号０ＲＥＱはリクエストハンドラーＲから、ま
たバスエラー信号ＢＥＲＲはデータハンドラーＤから入
力される。
本発明によれば、オペレーション用マイクロアドレスレ
ジスタの動作時において、マツピングＰＬＡからデータ
転送処理用のマイクロアドレスレジスタに予め書き込ま
れているマイクロアドレスにもとづいて、データ転送処
理要求受付は時にデッドサイクルなしで高速度にデータ
転送処理を開始することができる。
ジスタの動作時において、マツピングＰＬＡからデータ
転送処理用のマイクロアドレスレジスタに予め書き込ま
れているマイクロアドレスにもとづいて、データ転送処
理要求受付は時にデッドサイクルなしで高速度にデータ
転送処理を開始することができる。
第１図は、本発明の１実施例としてのＤＭＡ転送制御装
置を示すブロック図、 第２図は、第１図に示されるアドレスレジスタの内部構
成を例示する回路図、 第３図は、第１図に示されるアドレスレジスタコントロ
ール部のうちの一部の構成を示す回路図、第４図は、第
１図に示されるアドレスレジスタコントロール部のうち
の他の部分の構成を示す回路図、 第５図は、第１図に示されるセレクト条件ＰＬＡの概略
構成図、 第６図は、第１図に示されるマツピングＰＬＡの概略構
成図、 第７図は、従来技術としてのＤＭＡ転送制御装置の１例
を示すブロック図、 第８図は、第７図の装置の動作を示すタイミング図、 第９図は、Ｄ Ｍ Ａ転送の概念を説明する図、第１０
図は、ＤＭＡコントローラの内部構成を示す概略図であ
る。 （符号の説明） ＤＭＡＣ・・・ＤＭＡコントローラ、 Ｒ・・・リクエストハンドラー、 Ｍ・・・マイクロユニット、 Ｄ・・・データハンドラー、 １・・・アドレスレジスタコントロール部、２・・・マ
ツピングＰＬＡ。 ３・・・セレクト条件ＰＬＡ、 ４０〜４３・・・各チャネル毎の転送処理用マイクロア
ドレスレジスタ、 ４５・・・オペレーション用マイクロアドレスレジスタ
、 ５・・・セレクタ、 ６・・・インクリメント素子、 ７・・・マイクロＲＯＭ。 ８・・・レジスタ。 第１図に示されるセレクト条件ＰＬＡの概略°構成図第
５回 第１図に示されるマツピングＰＬＡの慨略描成図第６回
置を示すブロック図、 第２図は、第１図に示されるアドレスレジスタの内部構
成を例示する回路図、 第３図は、第１図に示されるアドレスレジスタコントロ
ール部のうちの一部の構成を示す回路図、第４図は、第
１図に示されるアドレスレジスタコントロール部のうち
の他の部分の構成を示す回路図、 第５図は、第１図に示されるセレクト条件ＰＬＡの概略
構成図、 第６図は、第１図に示されるマツピングＰＬＡの概略構
成図、 第７図は、従来技術としてのＤＭＡ転送制御装置の１例
を示すブロック図、 第８図は、第７図の装置の動作を示すタイミング図、 第９図は、Ｄ Ｍ Ａ転送の概念を説明する図、第１０
図は、ＤＭＡコントローラの内部構成を示す概略図であ
る。 （符号の説明） ＤＭＡＣ・・・ＤＭＡコントローラ、 Ｒ・・・リクエストハンドラー、 Ｍ・・・マイクロユニット、 Ｄ・・・データハンドラー、 １・・・アドレスレジスタコントロール部、２・・・マ
ツピングＰＬＡ。 ３・・・セレクト条件ＰＬＡ、 ４０〜４３・・・各チャネル毎の転送処理用マイクロア
ドレスレジスタ、 ４５・・・オペレーション用マイクロアドレスレジスタ
、 ５・・・セレクタ、 ６・・・インクリメント素子、 ７・・・マイクロＲＯＭ。 ８・・・レジスタ。 第１図に示されるセレクト条件ＰＬＡの概略°構成図第
５回 第１図に示されるマツピングＰＬＡの慨略描成図第６回
Claims (1)
- 【特許請求の範囲】 １、データ転送プログラムアドレスを格納するチャネル
毎のマイクロアドレスレジスタと、オペレーションプロ
グラムアドレスを格納するオペレーション用マイクロア
ドレスレジスタとを有し、データ転送プログラム処理以
外のプログラム処理が行われるときは、該オペレーショ
ン用マイクロアドレスレジスタに格納されたオペレーシ
ョンプログラムアドレスが読出されてマイクロＲＯＭに
格納されたマイクロプログラムの読出しが制御され、更
に該オペレーション用マイクロアドレスレジスタの動作
中において、該チャネル毎のデータ転送処理用の各マイ
クロアドレスレジスタに、該マイクロＲＯＭからの書き
込み命令に応じて、データ転送処理用のマイクロアドレ
スが書き込まれることを特徴とするＤＭＡ転送制御装置
。 ２、該データ転送処理に先立って実行されるスタート処
理中において、該マイクロＲＯＭからの読出し命令に応
じてマッピングＰＬＡから読み出された該データ転送処
理用のマイクロアドレスが、該チャネル毎のデータ転送
処理用の各マイクロアドレスレジスタに書き込まれる、
特許請求の範囲第１項記載のＤＭＡ転送制御装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62113604A JPS63279351A (ja) | 1987-05-12 | 1987-05-12 | Ｄｍａ転送制御装置 |
| US07/186,847 US5018098A (en) | 1987-05-07 | 1988-04-27 | Data transfer controlling apparatus for direct memory access |
| KR1019880005295A KR920010338B1 (ko) | 1987-05-07 | 1988-05-04 | 직접 메모리 억세스용 데이타 전송제어장치 |
| EP88304065A EP0290256B1 (en) | 1987-05-07 | 1988-05-05 | Data transfer controlling apparatus for direct memory access |
| DE88304065T DE3882425T2 (de) | 1987-05-07 | 1988-05-05 | Datenübertragungssteuerungsvorrichtung für Direktspeicherzugriff. |
| KR1019880005295A KR880014761A (ko) | 1987-05-07 | 1988-05-07 | 직접 메모리 억세스용 데이타 전송 제어장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62113604A JPS63279351A (ja) | 1987-05-12 | 1987-05-12 | Ｄｍａ転送制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63279351A true JPS63279351A (ja) | 1988-11-16 |
| JPH0568731B2 JPH0568731B2 (ja) | 1993-09-29 |
Family
ID=14616426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62113604A Granted JPS63279351A (ja) | 1987-05-07 | 1987-05-12 | Ｄｍａ転送制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63279351A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07164933A (ja) * | 1993-12-15 | 1995-06-27 | Ikeda Bussan Co Ltd | 座席取付構造 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57111725A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Data transmission control system |
| JPS5952334A (ja) * | 1982-09-17 | 1984-03-26 | Fuji Electric Co Ltd | Ｄｍａ転送方式 |
-
1987
- 1987-05-12 JP JP62113604A patent/JPS63279351A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57111725A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Data transmission control system |
| JPS5952334A (ja) * | 1982-09-17 | 1984-03-26 | Fuji Electric Co Ltd | Ｄｍａ転送方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0568731B2 (ja) | 1993-09-29 |
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