JPS63280543A - 通信制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はデータ処理システムにおける通信制御装置に関
し、特に通信制御装置のローカルメモリの制御に関する
。

［従来の技術］ 従来、通信制御装置のローカルメモリは、独立したアダ
プタとして通信制御装置内の共通バスを介して接続され
、通信制御装置内の共通制御部内に実装されているプロ
セッサ及び回線接続部からデータ及び各種制御情報がリ
ード／ライトされるようになっていた。

［発明が解決しようとする問題点］ 上述した従来の通信制御装置ではローカルメモリが独立
したアダプタとして通信制御装置内の共通バスを介して
接続されているため、ローカルメモリ専用のパッケージ
としてケージスロットを専有し、実装容量的に不利とな
り、ゲージサイズの増大につながり装置全体の筐体の小
型化が困難である−１な、共通バス専有時間が増大し、
共通バスネックで性能が低下するという欠点がある。

本発明の目的は、小型で共通パスネックによる性能低下
を防止できる通信制御装置を提供することにある。

［問題点を解決するための手段］ 本発明の通信制御装置は、複数の回線接続部と共通制御
部を有する通信制御装置において、前記回線接続部内に
ローカルメモリを内蔵させ、前記回線接続部と前記共通
制御部とを結ぶ共通バス及び前記回線接続部内の内部バ
スから前記ローカルメモリをアクセス可能な手段を有す
ることを特徴とする。

［実施例］ 次に本発明の実施例について図面を参照して説明する。

第３図は本発明による通信制御装置が適用されるシステ
ム構成図であり、１はホスト中央処理装置、２は入出力
チャネルコントローラ、３は通信制御装置、４は共通制
御部、５−１・・・５−ｎは回線接続部、１００は入出
力チャネル、２０１−１・・・２０１−２ｎは通信回線
である。

第２図は第３図の通信制御装置３の構成を示すブロック
図であり、同じ構成要素には同一符号を付しである。２
００は共通制御部４と回線接続部５−１・・・５−ｎと
を結ぶ共通バスである。

第１図は第２図をさらに詳細に示す図で、簡略化のため
、回線接続部は５−１のみ代表として示しである。共通
制御部４はプロセッサ６とバスコントローラ７を有する
０回線接続部５−１は、回線制御回路８−１、ＤＭＡコ
ントローラう−１、ローカルメモリ１０−１、バンク比
較回路１１−１、バンクレジスタ１２−１、アドレスレ
ジスタ１３−１、及び双方向性ドタイバ１４−１．１５
−１を有する。共通バス２００は、アドレスバス３００
、データバス４００、バス使用要求（ＢＲＱＯ−ＢＩＩ
Ｑｎ　）線５００−０　・５００−ｎ　、バス使用許可
（八Ｃに０・・・＾ＣＫｎ　）線６００−０　・Ｂｏｏ
−ｎ　、及びバスビジー　（ＢｔｌＳＹｌ・ＢＵＳＹｎ
　）線７００−１−７００−ｎを有する。

２０２−１は内部データバス、３０１−１は内部アドレ
スバス、５０１−０・・・５０１−３は回線制御回路８
−１からＤＭＡコントローラ９−１へのＤＭＡ要求（Ｄ
ＨＲＱＯ・・・ＤＨＡＱ３　）である。

以下図面を参照して本実施例の動作を説明する。

回線接続部５−１・・・５−ｎは各々同じ構成であり、
優先順位の高いもの程、若い番号が割当てられている。

各々の回線接続部５−１・・・５−ｎは、通信回線２０
１−１・・・２０１−２ｎを各々２回線ずつ収容する。

２本の通信回線は、回線制御回路８−１・・・８−ｎと
接続されている。ローカルメモリ１０−１・・・１０−
ｎは２５６にバイト単位で連続してアドレス可能な構成
となっている。即ち、２５６にバイトのバンク構造とな
っている。従って、ローカルメモリ１０−１・・・１０
−ｎは、任意の回線接続部５−１・・・５−ｎ又はプロ
セッサ６から自由にアクセスすることができる。ＤＭＡ
　（ダイレクト・メモリ・アクセス）コントローラ９−
１・・・９−ｎはプロセッサ６の介在なしに、直接的に
ローカルメモリ１０−１・・・１０−ｎと回線接続部８
−１・・・８−ｎ内の送受信デーツバ２ツフアとの間で
データのやりとりを行う。バンク比較回路１１−１・・
・１１−ｎは、ＤＭＡコントローラ９−１・・・９−ｎ
から出力されるアドレスを保持するアドレスレジスタ１
３−１・・・１３−ｎ内のバンク部とバンクレジスタ１
２−１・・・１２−ｎの内容とを比較する機能を有する
。上記バンク部とバンクレジスタ１２−１・・・１２−
ｎの内容が一致した場合には、バンク比較回路１１−１
・・・１１−ｎにより、バスビジー線７００−１・・・
７００−ｎは、論理“１″にセットされ、バスコントロ
ーラ７に入力される。上記バンク部とバンクレジスタ１
２−１・・・１２−ｎの内容がバンク比較回路１１−１
・・・１１−ｎにより、バスビジー線７００−１・・・
７００−ｎは“０″にリセットされ、バスコントローラ
７に入力される。バンクレジスタ１２−１・・・１２−
ｎは、各々の回線接続部５−１・・・５−ｎに対応して
初期設定される。ＤＭＡコントローラ９−１・・・９−
ｎは、回線制御回路８−１＝−８−ｎからのＤＭＡ要求
線５０１−０　・５０１−３が同時に論理“１”の場合
は、優先順位をつけて受付は処理する。ここで、優先順
位の一番高いのちは、ＤＭＲＱＯであり、次に高いのら
はＤＨＲＱｌ　、一番低いのちはＤＨＲＱ３である。即
ち、優先順位は、ＤＨＩＩＱＯが最優先で、ダッシュ番
号が大きくなるに従って低くなる。　ＤＭＲＱＯは通信
回線２０１−１　・２０１−（２ｎ−１）の受信回線側
のデータ要求線、ＤＨＲＱＩは通信回線２０１−１・・
・２０１−（２ｎ−１）の送信回線側のデータ要求線、
ＤＭＲＱ２は通信回線２０１−２−２０１−２ｎの受信
回線側のデータ要求線、口ＨＲＱ３は通信回線２０１−
２−２０１−２ｎの送信回線側のデータ要求線である。

プロセッサ６、回線接続部５−１・・・５−ｎは、ロー
カルメモリ１０−１・・・１０−ｎ内の制御テーブル、
制御情報、送受信データバッファをアクセスする場合、
通常は、バス使用要求線５ｏｏ−ｏ・・・５００−ｎを
論理“１”にしてバスコントローラ７に入力する。バス
コントローラ７は、バス使用要求線５００−０・・・５
００−ｎが同時に論理“１”の場合は、優先順位をつけ
て受付は処理する。優先順位が一番高いものは、プロセ
ッサ６からのバス使用要求線５００−０　　（ＢＲＱＯ
）で、次に高いものは、回線接続部５−１、一番低いも
のは回線接続部５−ｎである。即ち、優先順位は、プロ
セッサ６が最優先で、回線接続部のダッシュ番号が大き
くなるほど低くなる。バス使用要求がバスコントローラ
７により優先順位に従ってう受付けられると、各々に対
応したバス使用許可線６００−０・・・６００−ｎのみ
論理“１”とし、バス使用要求元へ知らされる。バンク
比教回路１１−１・・・１１−ｎによりバスビジー線７
００−１・・・７００−ｎが論理“１”にセットされる
場合は、バス使用要求線５００−１・・・５０〇−ｎは
論理“０”にリセットされ、バスコントローラ７への要
求は禁止される。この場合は、自分自身の回線接続部５
−１・・・５−ｎ内のローカルメモリ内で、送受信デー
タがＤＭＡコントローラ９−１・・・９−ｎにより内部
データバス２０２−１・・・２０２−ｎを介して、アド
レスレジスタ１３−１・・・１３−ｎにより指定された
ローカルメモリ１０−１・・・１０−ｎの任意アドレス
内に読み書きされる。バスコントローラ７は、バスビジ
ー線７００−１・・・７００−ｎが論理“１″のローカ
ルメモリ１０−１・・・１０−ｎにアクセスすることを
禁止する。即ち、バスビジー線７００−１・・・７００
−ｎが論理“０”のときのみ、プロセッサ６又は他の回
線接続部５〜１・・・５−ｎは、ローカルメモリ１０−
１・・・１０−ｎをアクセスすることができる。ローカ
ルメモリ１０−１・・・１０−ｎ内の送受信データは、
入出力チャネル１００を介してホスト中央処理装置１と
やりとりされるが、詳細は複雑さを避けるためにここで
は省略する。　以上、記述したようにローカルメモリ１
０−１・・・１０−ｎを２５６にバイト単位で分割して
回線接続部５−１・・・５−ｎがら自由に任意にかつ共
通バス専有時間を低減させるようにアクセスできる。

［発明の効果］ 以上説明したように本発明は、通信制御装置内の複数の
回線接続部内にローカルメモリを設け、回線接続部と共
通制御部とを結ぶ共通バス及び回線接続部内の内部バス
の両方のバスからローカルメモリをアクセス可能なよう
に構成することにより、回線数増大時に対応するための
増設ローカルメモリを含めたローカルメモリ専用のパッ
ケージを不要とし、ケージスロットの削減ができるため
装置全体の筐体サイズの小型化につながる。また、共通
バス専有時間の低減ができるため共通バスネックによる
性能低下を防止できる効果がある。

【図面の簡単な説明】

第１図は第２図を詳細に示すブロック図、第２図は第３
図の通信制御装置の構成を示すブロック図、第３図は本
発明の一実施例のシステム構成図である。 ■・・・ホスト中央処理装置、２・・・入出力チャネル
コントローラ、３・・・通信制御装置、４・・・共通制
御部、５−１〜５−ｎ・・・回線接続部、６・・・プロ
セッサ、７・・・バスコントローラ、８−１・・・回線
制御回路、９−１・・・ＤＭＡコントローラ、１０−１
・・・ローカルメモリ、１１−１・・・バンク比較回路
、１２−１・・・バンクレジスタ、１３−１・・・アド
レスレジスタ、１４−１・・・双方向性ドライバ、１５
−１・・・双方向性ドライバ、１００・・・入出力チャ
ネル、２０１−１〜２０１−ｎ・・・通信回線、２００
・・・共通バス、２０２−１内部データバス、３０１−
１内部アドレスバス、３００・・・共通バス内のアドレ
スバス、４００・・・共通バス内のデータバス、５００
−０〜５００−ｎ・・・共通バス内のバス使用要求（Ｂ
ＲＱＯ〜ＢＲＱｎ　＞線、６００−０〜６００−ｎ・・
・共通バス内のバス使用許可（＾ＣＫＯ・・・ＡＣにｎ
）線、７００−１〜７００−ｎ・・・共通バス内のバス
ビジー　（ＢＩＩＳＹＩ　〜ＢＵＳＹｎ　）線。 第１図 通信回線 第２図 通信回路

Claims (1)

【特許請求の範囲】
1. １、複数の回線接続部と共通制御部を有する通信制御装
   置において、前記回線接続部内にローカルメモリを内蔵
   させ、前記回線接続部と前記共通制御部とを結ぶ共通バ
   ス及び前記回線接続部内の内部バスから前記ローカルメ
   モリをアクセス可能な手段を有することを特徴とする通
   信制御装置。