JPS6328071A - 閾値安定性を有しソ−ス・ゲ−ト間短絡部の少ないｍｏｓ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 本発明は、一般に金属−酸化物一半導体（ＭＯＳ）装置
に関し、更に詳しくは、エツチング処理に起因する装置
の閾値電圧の変動を回避すると共に、ゲート・メタライ
ズ層間短絡部の発生を低減することによって製造の歩留
りを改良する技術に関する。

金属−酸化均一半導体電界効果トランジスタ（ＭＯｓＦ
ＥＴ）および絶縁ゲート形トランジスタ（ＩＧＴ）のよ
うなＭＯ３装置は、半導体表面にチャンネル領域を有し
、また典型的には酸化物で形成されている薄い誘電体層
によってチャンネル領域から分離されているゲート電極
（ＩＡ常ポリシリコンで（１が成される）を有している
。ソースおよび／またはドレインのようなチャンネル領
域に隣接する他の領域は堆積された金属層に接触し、こ
の金属層はこれらの領域に対する外部接続部を形成して
いる。この＋１４造では、ゲート電極をソースおよびド
レインメタライズ層から絶縁分離することが必要である
。このため、グー１１極は通常酸化物層で被覆される。

ゲート電極を′Ｄ１覆するために熱成長酸化物の薄い層
が使用される。これは、熱酸化物が堆積による酸化物よ
りも密度が高く且つ欠陥が少なく、従って堆積酸化物よ
りも優れた誘電体であるからである。しかしながら、シ
リコンの酸化速度は遅いので、薄い高品質の熱酸化物層
は低温度での化学的堆積法によって形成される一層厚い
密度の低い酸化物層（しばしば、低温酸化物又はＬＴＯ
と称される）と共に使用される。

従来の改良された構造としては金属−窒化物一酸化物一
半導体（ＭＮＯＳ）構造がある。ＭＮＯ８素子において
は、窒化シリコン（ＳＬ３　Ｎ４　）の層がゲート電極
の下およびゲートの熱酸化物の上に設けられている。こ
れはゲート電極と能動半導体本体との間の誘電特性を改
良する。

ゲート電極およびその周囲の酸化物は装置の適切な動作
を得るために装置の製造の際の相次ぐ処理工程に耐えな
ければならない。しかしながら、従来の構造においては
、エツチングおよび熱処理のような後続の工程中に汚染
物がゲート誘電体（即ち、ゲート電極の下側の絶縁層）
内に侵入する。これは、プラズマエツチング（即ち、ド
ライエツチング）が使用される場合、特に重要な問題で
ある。その理由は、その構造内に容易に侵入する多くの
水素を発生するからである。

ゲート誘電体内に汚染物が集中すると正味電荷が蓄積さ
れることになる。この電荷の蓄積は、チャンネル領域を
反転させる閾値電圧を変更する。

ウェーハの処理中に各ゲート誘電体に移動する汚染物の
量は装置毎におよび時間によって不規則に変化するので
、装置の閾値電圧は一定せず、予Ａｐ１することができ
ない。これは閾値不安定性と称される。

窒化物上にポリシリコンを有するＭ　Ｎ　ＯＳ　ＩＭ造
はまた、ポリシリコンのゲートの下に配置されている窒
化物と酸化物との誘電体界面において電荷トラップを生
じ安く、これも閾値不安定性の原因になる。

従来構造の別の欠点はゲートとソースまたは他のメタラ
イズ層との間に短絡部を生じ易いことである。酸化物中
にピンホールが形成されている場合には、金属（通常は
アルミニウム）を酸化物上に堆積したとき、酸化物を通
ってゲート電極に至る金属スパイクが形成されることが
ある。このようなゲート・ソース間短絡部は装置を使用
できないものにする。

ピンホールが形成されている場合の影響は、短絡部が生
じるおそれのある、ゲート電極とメタライズ層とのオー
バーラツプした部分の量に依有する。従って、大電力装
置および特に多くの別々の並列なセルを有する縦型装置
においては、ゲート・ソース間短絡部によってウェーハ
からの歩留りが非常に悪化することがある。

以上のことに鑑み、本発明の主目的は、従来よりも更に
歩留りの高いＭＯＳ装置の製造方法を提他することであ
る。

本発明の他の重要な目的は、ＭＯＳ装置を製造する方法
によって閾値安定性を得ることである。

別の目的は、故障の少ない、閾値電圧を予１１１１　シ
得るＭＯＳ装置を提供することである。

本発明の更に他の目的は、ＭＯＳ装置のゲート誘電体の
汚染を防止することである。

本発明の更に他の目的はＭＯＳ装置におけるゲート・ソ
ース間短絡部をなくすことである。

発明の概要 上記のような目的を達成するため、本発明による半導体
装置は、半導体基数、ゲート電極および窒化シリコン層
を有する。基板は種々にドープされた領域および電界効
果チャンネル領域を有する。

ゲート電極はチャンネル領域の上に配置され、且つチャ
ンネル領域から絶縁されていて、チャンネル領域の導通
を制御する。窒化シリコン層はゲート電極の上に堆積さ
れて、半導体装置の閾値電圧を安定化するように汚染物
の移動を防止する障壁を形成する。

半導体装置は更にメタライズ層および低；Ｈ酸化物層を
有していてもよい。メタライズ層は半導体基板に接触す
ると共に、ゲート７Ｍ　ｂの上に設けられ、メタライズ
層とゲート電極との間には窒化シリコン層が配置される
。低温酸化物層はメタライズ層と窒化シリコン層との間
に配置され、これにより低温酸化物層と窒化シリコン層
とは協働してメタライズ層とゲート電極との間の短絡を
低減する。

本発明の新規な特徴は特許請求の範囲に具体的に記載さ
れている。しかしながら、本発明の構成および動作方法
、並びに本発明の別の目的および利点は添付図面を参照
した次の説明からより良く理解されよう。

好適実施例の詳細な説明 次に、第１図を参照すると、半導体装置１ｏは種々のド
ープ処理を施された領域が形成されている基板１１を有
する。−例として、図示の装置１０は大電力ＭＯ５ＦＥ
Ｔであり、ドレイン・メタライズ層１３を設けたドレイ
ン領域１２を有する。

装置１０はその電力処理能力が改良するためにドレイン
領域１２を共通とする複数のセルを含む。

このような第１のセルがソース領域１４およびベース領
域１５を含み、第２のセルがソース領域１６およびベー
ス領域１７を含む。第１のセルはまたゲート電極素子２
０を含む。このゲート電極素子２０は、熱酸化物領域１
８の一部である薄い誘電体によってベース領域１５から
分離されている。

酸化物領域１８はまた第２のセルにおいてゲート電極素
子２１をベース領域１７から分離する。

ベース領域１５および１７は正方形、矩形または円形の
ような形の拡散領域である。ソース領域１４および１６
はそれぞれベース領域１５および１７内に拡散によって
形成される。ベース領域１５および１７はそれぞれゲー
ト電極素子２０および２１の下にそれぞれチャンネル領
域２２および２３を含む。このため、電圧信号をゲート
電極素子２０および２１に印加することにより、ソース
領域とドレイン領域との間の導通を制御することができ
る。第１図の装置は、チャンネル領域に多数キャリア・
チャンネルを形成するためにドレイン領域に対してゲー
ト電極素子に電圧信号が存在することが必要であるので
、エンハンスメント・モードの装置である。しかしなが
ら、本発明は、チャンネル領域としてソースおよびドレ
インと同じドープ型の拡散チャンネル領域を有するデブ
レッンヨン・モードの装置にも同様に適用できる。

更に、本発明はｎチャンネルおよびｐチャンネルの両方
に同様に適用できる。第１図においてはｐチャンネル形
装置が示されている。

装置１０は熱酸化物領域１８上に堆積された低温酸化物
（ＬＴＯ）層２４を有する。ソース・メタライズ層２５
がＬＴＯＪＷ２４の上に堆積されて、ソース領域１４お
よび１６に接触するように延在する。ソース・メタライ
ズ層２５は典型的には外部接続のだめのパッド領域を除
いて不動態化層で覆われる。全てのゲート電極素子（素
子２０および２１を含む）は、典型的にはポリシリコン
で形成され、その各々は電気的に連続した層の一部であ
って全体として単一のゲート７ｒｉ極を形成する。

ゲート電極はパッド（図示せず）に接続され、全てのゲ
ート電極素子は単一の入力端子によって制御される。ま
た、ベース領域１５および１７からソース・メタライズ
層２５への短絡部を形成することが好ましいこともある
。

第１図に示す形式のものを含むＭＯＳ装置における問題
は、同じように製造された装置間において閾値電圧が不
安定であること、即ち一定していないことであった。Ｍ
ＯＳ装置の閾値電圧は、チャンネルが導通する、即ちエ
ンハンスメント・モードの装置においてはターンオンし
、デプレッション・モードの装置においてピンチオフ状
態になる最小ゲート電圧である。ゲート誘電体の形成に
続くエツチング処理および他の処理中に、ｌη染精粒子
例えば水素およびナトリウム原子）がゲート誘電体中に
移動して、その中にトラップされることがある。汚染物
は素子の閾値電圧を変更する正味の電荷を導入する。

第１図の装置における別の問題は、酸化物層中にピンホ
ールが生じることが避けられないことに起因している。

ＬＴＯ層２４が低密度で熱酸化物層領域１８が薄いため
に、両酸化物層を通ってゲート電極素子まで伸びるピン
ホールが生じ、これによってソース・メタライズ層２５
の金属がゲ−トに接触するようになることがある。この
結果形成されるゲート・ソース間短絡部は素子の機能を
破壊する。このため、ゲート電極に開口部を形成するピ
ンホールの頻度（数）を低減すれば、生産の歩留りをか
なり向上することができる。

次に、第２Ａ図乃至第２Ｄ図を参照して、本発明の好適
実施例の方法および装置について説明する。第２Ａ図は
半導体基板３０を含む部分的に処理された装置の断面図
を示す。エミッタ領域３１およびベース領域３２を含む
種々のドープされた領域が基板３０中に拡散されている
。１５０乃至１５００オングストロームの典型的な厚さ
を有する薄い熱酸化物３３ａを成長させ、続いて約５０
００オングストロームの典型的な厚さををするゲート電
極ポリシリコン層３４を堆積する。次いで、熱酸化物３
３ｂ（酸化物３３ａに匹敵し得る厚さ）を成長させて、
熱酸化物層３３を完成する。第２Ａ図に示す構造は、１
９８５年９月３０日出願の米国特許出願第７８１，３８
１号に示されているような絶縁ゲート形トランジスタ（
ＩＧＴ）の（、構造の一部に対応するものであるが、本
発明は拡散領域または他の装置端子（例えば、縦型また
は溝型装置）の特定な実施例に限定されない。しかし、
本発明は大電力ＩＧＴおよびＭＯＳＦＥＴに適用した場
合に特に有利である。というのは、これらの装置ではゲ
ート電極に対するソース金属のクロスオーバが大きく、
したがって閾値安定性の問題に加えてゲート・ソース間
短絡の確率が高いからである。

本発明では、熱酸化物層と低温酸化物層との間に高密度
の誘電体材料の層を使用する。好適実施例においては、
その材料として窒化シリコンが選択される。窒化シリコ
ンは、気孔率が非常に小さく、実質的に全ての汚染物に
対して、水素に対してさえも障壁を形成するからである
。この層の別の利点は、ゲート・ソース間短絡部を形成
するような整合したピンホールの発生を更に低減するこ
とである。この点に関して、高密度である窒化シリコン
はピンホール合計数を更に少なくする利点を有している
。

第２Ｂ図は、窒化シリコン層３５を低圧化学蒸着（ｃＶ
Ｄ）法により設けた結果を示す。層３５の好適な厚さは
約１２００オングストロームであるが、５００乃至２０
００オングストロームの範囲の厚さであってよい。現像
したフォトレジスト層３６が、後で、基板３０中の領域
３１および３２に対するコンタクト窓をあけるために接
触マスクを設けてフォトレジストのエツチングを行った
後に残っている。

コンタクト窓をあけるために、窒化物のエツチングが行
われ、次いで酸化物のエツチングが行われる。それ後、
フォトレジストが取り除かれ、低）Ｒ酸化物（ＬＴＯ）
層３７が堆積されてアニール処理される。層３７の厚さ
は約１０，０００オングストロームにする。その結果書
られる構造が第２Ｃ図に示されている。

次に、接触マスクを使用して再びコンタクト窓をあける
。酸化物のエンチングを行い、フォトレジストを取り除
いた後、メタライズ層３８が第２Ｄ図に示すように堆積
される。メタライズ層３８は典型的にはアルミニウムで
形成され、厚さは１乃至６ミクロンの範囲であり、好ま
しくは約３ミクロンの厚さである。

第２Ａ図乃至第２Ｄ図に示す方法によればＭＯ８装置、
特に多重セル装置の生産の歩留りが改善され、同時に閾
値電圧が安定化される。本発明によって使用されている
窒化シリコン層はゲート電極の汚染を低減し、ゲート・
金属間短絡部を無くす。更に、接触マスクを二度適用す
ることによって（例えば、ＬＴＯ堆積の前および後）、
コンタクト窓におけるアンダカットが大幅に低減する。

本発明の好適実施例について図示し説明したが、　　　
−二のような実施例は単なる例示に過ぎないことを理解
されたい。本技術分野に専門知識を釘する者にとっては
本発明の精神から逸脱することなく多くの変更、変形お
よび置き換えを行なうことかできるであろう。従って、
特許請求の範囲は本発明の精神および範囲内に入るこの
ような全ての変更を含むものである。

【図面の簡単な説明】

第１図は従来の誘電体層を有する縦型多ｍセル電界効実
装置の断面図である。 第２図はゲート電極を囲む高品質の酸化物を有Δ する部分的に処理された装置の断面図である。 第２Ｂ図は窒化シリコンの堆積および接触マスク・フォ
トレジストのエツチングの後の同じ装置の断面図である
。 第２Ｃ図はＬＴＯの堆積および熱処理までのその後の処
理を示す同じ装置の断面図である。 第２Ｄ図はＬＴＯのエツチングおよびメタライズ層の堆
積の後の同じ装置の断面図である。 １０・・・半導体装置、１１・・・半導体基板、１２・
・・ドレイン領域、１４．１６・・・ソース領域、１５
．１７・・・ベース領域、２０．２１・・・ゲート電極
素子、３０・・・半導体基板、３１・・・エミッタ領域
、３２・・・ベース領域、３３・・・熱酸化物層、３４
・・・ゲート電極ポリシリコン層、３５・・・窒化シリ
コン層、３７・・・低温酸化物層、３８・・メタライズ
層。 ＦＩＧ、２Ａ

Claims (1)

1. 【特許請求の範囲】 １、種々のドープされた領域および電界効果チャンネル
   領域を有する半導体基板と、 前記チャンネル領域の上に配置され、且つ該チャンネル
   領域から絶縁されていて、前記チャンネル領域の導通を
   制御するゲート電極と、 前記ゲート電極の上に配設されていて、半導体装置の閾
   値電圧を安定化するために汚染物の移動に対する障壁を
   形成する窒化シリコン層と、を有する半導体装置。 ２、特許請求の範囲第１項記載の半導体装置において、
   メタライズ層が前記半導体基板に接触すると共に前記ゲ
   ート電極の上に配置されていて、該メタライズ層とゲー
   ト電極との間に前記窒化シリコン層が配置されており、
   前記メタライズ層と前記窒化シリコン層との間には低温
   酸化物層が配置されており、該低温酸化物層および前記
   窒化シリコン層の協働作用により前記メタライズ層と前
   記ゲート電極との間における短絡を低減した半導体装置
   。 ３、種々のドープされた領域および電界効果チャンネル
   領域を有する半導体基板と、 前記チャンネル領域の上に配設されていて、該チャンネ
   ル領域の導通を制御するゲート電極と、前記ゲート電極
   を囲んでいて、前記ゲート電極と前記半導体基板との間
   に配置された酸化物および前記ゲート電極上に配置され
   た酸化物を含む熱酸化物領域と、 少なくとも前記ゲート電極上の前記熱酸化物領域上に配
   置されている窒化シリコン層と、 前記窒化シリコン層上に堆積されている低温酸化物層と
   、 前記基板に接触する領域および前記低温酸化物層上に配
   置された領域を含む堆積金属層と、を有する半導体装置
   。 ４、特許請求の範囲第３項記載の半導体装置において、
   前記ゲート電極がポリシリコンで構成されている半導体
   装置。 ５、特許請求の範囲第３項記載の半導体装置において、
   前記金属層がアルミニウムで構成されている半導体装置
   。 ６、特許請求の範囲第３項記載の半導体装置において、
   前記ゲート電極が複数のゲート電極素子を有する半導体
   装置。 ７、上面および下面を有する半導体基板と、前記下面に
   隣接して前記基板中に設けられている第１のドープされ
   た領域と、 前記下面に隣接していて、前記第１のドープされた領域
   にオーミック接続されている第１の金属層と、 前記上面に隣接して前記基板中に設けられている複数の
   ドープされたチャンネル領域と、 前記上面に隣接して前記基板中に配置されていて、各々
   がそれぞれのチャンネル領域に隣接している複数のドー
   プされた第２の領域と、 複数のゲート電極素子を含み、該ゲート電極素子の各々
   がそれぞれのチャンネル領域の上に配置されていて該チ
   ャンネル領域のそれぞれの第２の領域への導通を制御す
   るゲート電極と、 前記ゲート電極を囲んでいて、前記ゲート電極と前記半
   導体基板との間に配置された酸化物および前記ゲート電
   極上に配置された酸化物を有する熱酸化物層と、 少なくとも前記ゲート電極上の前記熱酸化物層上に堆積
   されている窒化シリコン層と、 前記窒化シリコン層上に堆積されている低温酸化物層と
   、 前記低温酸化物層上に配置されていて、前記第２の領域
   の各々にオーミック接続されている第２の金属層と、 を有する電界効果半導体装置。 ８、特許請求の範囲第７項記載の電界効果半導体装置に
   おいて、前記ゲート電極がポリシリコンで構成されてい
   る電界効果半導体装置。 ９、半導体基板に、安定な閾値電圧を有し且つゲート短
   絡の可能性を低減した電界効果装置を製造する方法にお
   いて、 （ａ）前記半導体基板から絶縁されて隔たるゲート電極
   を形成し、 （ｂ）前記基板および前記ゲート電極上に高品質の酸化
   物層を設け、 （ｃ）前記高品質の酸化物層上に窒化シリコン層を堆積
   し、 （ｄ）接触マスクのパターンに従って前記窒化シリコン
   層および前記高品質の酸化物層を通って前記基板に至る
   少なくとも１つのコンタクト窓をエッチングし、 （ｅ）低温酸化物層を堆積し、 （ｆ）前記接触マスクのパターンに従って前記コンタク
   ト窓をエッチングによって再びあけ、（ｇ）導電金属層
   を堆積する 各ステップを有する方法。 １０、特許請求の範囲第９項記載の方法において、前記
   ゲート電極が堆積したポリシリコンであり、前記高品質
   の酸化物が熱成長酸化物である方法。