JPS6328073A - 電界効果トランジスタ - Google Patents

電界効果トランジスタ

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JPS6328073A
JPS6328073A JP61172087A JP17208786A JPS6328073A JP S6328073 A JPS6328073 A JP S6328073A JP 61172087 A JP61172087 A JP 61172087A JP 17208786 A JP17208786 A JP 17208786A JP S6328073 A JPS6328073 A JP S6328073A
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Shinya Tsuda
津田 信哉
Shoichi Nakano
中野 昭一
Yukinori Kuwano
桑野 幸徳
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (イ)産業上の利用分野 本発明は電界効果トランジスタに関するもので、特に光
CVD法等により製作可能な超格子構造膜を備える高移
動度トランジスタに関する。
(ロ)従来の技術 従来、高移動度トランジスタとしてHEMT(High
 Electron Mobiliヒy Transi
sitor)がある(例えばJAPANtst Joa
*5ALOF AppL+to P++ys+ciVO
L 19.No、 5 、  Ly、1980 pp、
L225〜L227参照)。
これは半絶縁性GaAs基板上にアンドープGaAs、
AffiGaAsを順次積層したもので、AffiGa
AsにはSLがドープされている。このStがドナーと
なりイオン化して、このとき発生した電子がG a A
 sの伝導体の底のエネルギーが低いためANGaAS
とアンドープGaAsのへテロ界面のGaAs酒側に蓄
積する。この電子が2次元電子を形成しチャネルとなり
、このチャネルがゲートを圧で制御される。このためH
EMTはチャネル(アンドープGaAs層)と不純物を
ド−プするキャリア供給層(AρG a A S m 
)を分(づ、AfGaAsJiに不純物を大量にドープ
してチャネルのキャリア濃度を増しても、チャネルには
不純物を直接ドープしないため移動度は下がらない。
(ハ)発明が解決しようとする問題点 上述のように、HE M Tはチャネル層への注入キャ
リアを高濃度化することで高速動作を可能にしていたが
、チャネル層への注入キャリアの高濃度化をより一滑図
り、きらなる高速動作が望まれている。
本発明は上記の点に留意したものであり、チャネル層へ
の注入キャリアのより一層の高濃度化を実現し得る新規
な構造の電界効果トランジスタを提供しようとするもの
である。
(ニ)問題点を解決するための手段 本発明は電界効果トランジスタのゲート電極とチャネル
層の間にゲート電極に対しその長さ方向と略垂直方向に
81着されてなる超格子構造膜が備えられていることを
特徴とする。
(ホ)作用 ゲート電極とチャネル層の間に超格子構造膜を用いるこ
とによる2次元電子の発生とキャリア閉じ込め効果によ
ってチャネル、1へ量子化された電子を注入することが
でき、高移動度の電界効果トランジスタを実現できる。
(へ)実施例 第1図は本発明実施例の電界効果トランジスタの断面図
である。
図において、(9)は基板であり、この基板(9)上の
左側にはドレイン電極(7)が設けられ、このドレイン
電極(7)と基板(9)上に水素化非晶質シリコン(a
 −5i’ )1 % ただしaは非晶質(amorp
hous )を意味し、微結晶を含む広義な意味におい
て使用する。>(8)が設けられている。また基板(9
)上の右側に非晶質シリコンオキサイド(a−5iO)
(絶縁膜)(11)が設けられ、このa−5iO(11
)上の左側に水素化非晶質シリコンカーバイド(a−5
il −xcX ’ 8)(10)が、中央部にa−5
i:H(井戸NJ)<6)とn”a−51+−xCx:
)I(バリア層)(5)を積層した超格子構造膜(12
)が、右側にa−5it−xcX’H(3)とゲート電
極(4)が設けられ、これらの上にa−5iO(2)が
設けられている。
次にこの#I造を実現するための製法を以下に説明する
。まず、基板(9)上にドレイン電極(7)を形成し、
その後ドレイン電極(7)を含む基板(9)上に低圧水
銀灯(波長184.9im、10mW/cm2)を用い
た光CVD法でa−5i:H(8)を4000人形成す
る(反応条件; Si、H,30SCCM、基板温度2
00″C1反応圧27P8)、そして、このa−5i:
H(8)の右側をエツチング除去し、除去した部分の基
板(9)上に光CVD法を用いてa−5iO(11)を
ドレイン電極(7)に接続して1000人形成するく反
応条件: O+/Si、Ha” t  605CCM、
基板温度200℃、反応圧200Pa)、次に、a−5
iO(11)上に光CVD法を用いてa−5i、−、C
x:)I(10)をa−5i:H(8)に接続して幅3
0人、高芒4000人形成する(反応条件: C,Hr
/Si+H,=0.072205CCM、基板温度20
0°C5反応圧150Pa)、このときa−5i:H(
8)の左側30人以外の部分はマスクしておく0次にa
−5iO(11)上に光CVD法を用いてa−5i;H
(6)を25人形成する(反応条件: Si、Hr 3
0SCCM、基Fi、温度200℃、反応圧27Pa)
、その後、a−5i:)!(6)上に光CVD法を用い
てn”a−5i+−xcx;H(5)を25人形成する
(反応条件: CtHs/Si*Ha=0.07、PH
1/<Si、H,+P、)12)=0.01440Sc
CM、基板温度200°C1反応圧150Pa)。
このa−5i:H(8)とn”a−5i、−xcx:H
(5)の形成工程を交互に繰り返し膜厚が4000人に
なるまで積層する0次にa−5iO(11)上の右側に
光CVD法を用いてa−5iI−xcx:H(3)を超
格子構造膜(12)に接続して幅30人、高き4000
人形成する(反応条件: C,H,/St、)I==0
.072205CCM、基板温度200°C1反応圧1
50Pa)9次にa−5iO(11)上にa−5i+−
xcX’H(3)に接続してゲート電極(4)を形成す
る。そして最後に、a−5i 、 + xcx :旧3
 )(10)、ゲート電極(4)、n”a−5i。
−、Cx二H(5)上に光CVD法を用いてa−5iO
(2)を1000人形成するく反応条件: OIt’S
i:Ha” L  60SCCM、基板温度200°C
1反応圧200Pa)。
また、他の実施例としてa−5i:H(8>の代わりに
水累化非晶質シリコンゲルマニウム(a−5i、 −x
Gex:H)、水素化非晶質ゲルマニウム(a−Ge:
!()等を用いてもよい。
きらに、バリア、11(5)と井戸N(6)の材料は下
記する組合わせが考えられる。
(以下余白) a−5i+−、Nx:H,a−5it−xcx’Hは窒
素や炭素の含有量によってそれぞれのバンドギャップE
gが得られ、半導体領域と絶縁体領域がある。 a−5
iOxは酸素の含有量によってそれぞれのバンドギャッ
プ聰が得られる。
本発明のトランジスタを構成する材料の成膜条件(基板
温度、反応性、膜厚、流量、ガス組成)を以下に示す、
また、超格子構造膜(12)の一方の届はn形で構成さ
れているので括弧内にドーピング景も並記した。
(以下余白) ■ 【 なお、a−5iO(2)(11)の代わりに非晶質シリ
コンナイトライド(a−5iN)等を用いてもいいし、
a−511−エCx二旧10)の代わりに水素化非晶質
ンリコンナイトライド(a−5i、、Nx:H)、a−
5iN、 a−5iOx等を用いてもよい。
第2図は本発明実施例のトランジスタを製造するための
光CVD装置の概念図であって、反応室(21)の天面
に光照射窓としての石英板〈22)により閉空し、その
石英板(22)のさらに上方に紫外光を輻射する低圧水
銀ランプの光源〈23)が設けられ、斯る光源〈23)
から輻射された前記紫外光は石英板(22)を透過して
反応室(21)内に到達する。反応室(21)内の中央
には基板(9)がヒータ(25)を内蔵した截置台(2
6)上に配置きれ、前記石英板(22)と反応空間を挾
んで対峙している。前記紫外光の光エネルギにより分解
される原料ガスは断る原料ガスを貯蔵するガスボンベ(
27a)(27b)(27c)・・・ヲ出発し、バルブ
(28a)(28b)(28c)・・・、マス70−−
rントローラ(29a)(29b)(29c〉・・・及
び選択された原料ガスのみを周期的に導出するガス選択
器(30)を介して、所定温度例えは室温〜80°C程
度に制御された水ffl槽(31)を通過して、増感材
として作用する水ffl蒸気と共に反応室(21)内に
導入される。このように水銀蒸気を利用した方法は水銀
増感法と称せられ、これ自体は広く知られた技術であり
、紫外光を吸収しない或いは吸収率の低い分子に分解反
応を起こさせるときに用いられる。すなわら、反応ガス
は紫外光により直接分解されるのではなく、水銀蒸気が
断る紫外光を吸収して励起され高エネルギ状態となり、
高エネルギ状態の水銀が反応ガス分子と衝突することに
よって分解反応を起すものである。
この光CVD装置を用いてa−5i;H(6)、n”a
−5i+−xCx:)+(5)を製造する場合の説明を
以下に示す。
先ず原料ガスとして、SiH,、Si+Ht、 5Ls
Ha等のシラン系ガスを貯蔵した第1ガスボンベ(27
a)と、C,)1.、SiH,(CHs)、−(n−1
,2,3)等の炭素源ガスを貯蔵した第2ガスボンベ<
27b)と、PH+等を貯蔵した第3ガスボンベ(27
c)とを用意し、装置のガス供給にセツティングする。
この実施例に於いては、第1ガスボンベ(27g>はS
i+Hsを貯蔵し、第2ガスボンへ(27b)はC,H
,を、また第3ガスボンへ(27c)はPHsを各々貯
蔵していることにする。
反応室〈21)内に形成すべき薄膜がa−5i:H(6
)であるか或いはn”a−5i+−xcx’H膜(5)
であるのかに応じてガス選択器(30)によって周期的
に選択きれたSi+Haガス或いは斯ルS1+)11ガ
スにC,H,及びPH3を添加せしめた混合ガスを、所
定値に温度制御された水銀槽(31)を通して供給され
る。断る原料ガスのtrti及び混合比率は各々のガス
供給系に設けられたマスフローコントローラ(29g)
(29b)(29c)により制御される0反応室(21
)内に導入きれる原料ガスの圧力所定値とし支持体(2
4)をヒータ(25)からの加熱により200℃程度に
保持する。
この状態で反応室(21)内を図示していないロータリ
ポンプ及びターボモレキュラポンプ等により所定値程度
まで排気し、先ずn’a−5i+−□Cx:H膜(5)
を膜厚にして約25人形成ずへくガス選択器(30)l
: 、J: −) Y−p択cnたSi、H6カス+(
gH+ガス+ PH+ガスを前記条件通りに反応室(2
1)に導入し、光源(2)としての低圧水銀ランプから
選択的に取り出した波長1849人照射強度10mW/
am’の紫外光を所定時間照射する0次いで原料ガスの
供給を停止し、ロークリポンプ等により排気を行なう、
排気が終了するとガス選択130)により5i、H感ガ
スのみを選択し膜厚約25人のa−5i:H膜(6)の
形成に入る。
光分屏に使用される波長は前3en”a−5it−xc
x:H膜〈5)と同様1849人の紫外光であり、照射
強度10輸/c′1T12の前記紫外光を所定時間照射
することにより膜厚約25人のa−5i : )I膜(
6)が得られる。
そして、再び反応室り21)内の排気を行なった後、n
″a−5t l −xCx ’ H膜(5)をSi+H
+ガス十C,H,ガス+PH+ガスの光分解により得、
排気後5itHsガスのみによりa−5i:H膜(6)
を得る。この様な工程の繰返しによって、n’a−5i
+−xcx’H膜(5)とa−5IH膜く6)とを周期
的に積属した超格子構造膜(12)が製造きれる。
きて、セ記実施例にあっては原料ガスを水銀槽(31)
を通して反応室(21)に導いていたが、この場合に用
いられる原料ガス即ちSiJ+、C,H,、PH1は水
銀増感法を用いることなく光分解することができるので
、この場合上記厘料ガスをバイパス路(BL)を介して
直接反応室(21)に導入させることができる。
ここで、本発明のトランジスタの動作について説明する
まず、超格子構造膜(12)で発生したキャリアは井戸
層(6)に蓄積され量子化して2次元電子となる。この
量子化された2次元電子は井戸層(6)方向には高い移
動度を有し、ゲート電極(4)に印加される電圧により
a−5t+−xcx:H(to)をトンネリングし、a
−5i:H(8)/ a−5i1−xcx:H(10)
へテロ接合界面のチャネル層へ注入される。この注入さ
れた2次元電子はソース電極(1)とドレイン電極(7
)間に印加きれる電圧によって制御することができる。
また、第3図は井戸層〈6)膜厚に対する移動度の変化
を示す。
これから、井戸層の膜厚を20人程度にすることにより
、従来のHEMTの移動度(イ)より約4倍大きくなる
ことがわかる。
また、第4図は井戸層(6)膜厚に対するチャオル急へ
注入きれるキャリアa度の変化を示す。
これから、井戸7ft(6)膜厚を20人程度にするこ
とによりキャリア濃度を従来のHE M T (ロ)よ
り約1桁増加できる。
さらに、上記移動度の増大に加え本発明実施例の電界効
果トランジスタは縦型構造にしているので、チャネル長
を数千人まで短小化でき従来のHEMTより約10倍高
速動作が可能となる。
なお、横型構造の場合でも従来のHE M Tより約4
倍の高速動作が可能である。
また、上述した、特性は超格子構造膜(12)のバリア
層(5)に半導体を用いた場合で、バリア届(5)に絶
縁体(a−5iN、a−5iOx)を用いた場合には、
キャリアの閉じ込め効果がさらに現われ、チャネル、腎
へ注入されるキャリア濃度は高くなる。
(ト)発明の効果 本発明電界効果トランジスタは以上の説明から明らかな
如く、ゲート電極とチャネル層の間にゲートTL極の長
さ方向に積石されてなる超格子構造膜が備えられること
によってキャリアの閉じ込め効果により量子化された2
次元電子をチャネル層に大量に注入でき移動度を従来に
比して約4倍に改善できた。さらに縦型構造にすること
によりチャネル長の短小化が図れ従来の動作速度に比し
て約10倍の高速化ができた。
【図面の簡単な説明】
第1図は本発明実施例の電界効果トランジスタの断面図
、第2図は本発明実施例の電界効果トランジスタを製造
するだめの光CVD装置の概念図、第3図は井戸層膜厚
に対する移動度の変化を示r特性図、第4図は井戸層膜
厚に対するキャリア濃度を示す特性図である。 (1)・・・ソース゛I極、(2)m)・・・絶縁1本
、(4)・・・ゲート′:tL極、(5)・・・バリア
石、(6)・・・井戸層、(7)・・・ドレイン電極、
(9)・・・基板。

Claims (1)

  1. 【特許請求の範囲】 1、電界効果トランジスタのゲート電極とチャネル層の
    間にゲート電極に対しその長さ方向と略垂直方向に積層
    されてなる超格子構造膜が備えられていることを特徴と
    する電界効果トランジスタ。 2、前記超格子構造膜は基板と平行に積層され、チャネ
    ル層は基板と垂直方向にあることを特徴とする特許請求
    の範囲第1項記載の電界効果トランジスタ。 3、前記超格子構造膜の井戸層は半導体であり、バリア
    層は半導体または絶縁体であることを特徴とする特許請
    求の範囲第1項または第2項記載の電界効果トランジス
    タ。 4、前記超格子構造膜の井戸層膜厚は10〜1000Å
    であることを特徴とする特許請求の範囲第1項ないし第
    3項のいずれかに記載の電界効果トランジスタ。
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