JPS6328129A - 書込み可能な論理アレ−と同論理アレ−をプログラムする方法 - Google Patents

書込み可能な論理アレ−と同論理アレ−をプログラムする方法

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JPS6328129A
JPS6328129A JP62169581A JP16958187A JPS6328129A JP S6328129 A JPS6328129 A JP S6328129A JP 62169581 A JP62169581 A JP 62169581A JP 16958187 A JP16958187 A JP 16958187A JP S6328129 A JPS6328129 A JP S6328129A
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    • H03K19/17712—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays one of the matrices at least being reprogrammable

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ｌｌよ二豆ユ１１ この発明は全般的に論理回路、更に具体的に云えばプロ
グラム可能な論理アレーに関する。
従来の技術及び間　１、 論理の設計にｉ５Ｎいがあるか或いは不適切である為に
、システムの論理を変更したい場合がよくある。論理を
プログラムする従来開発された方式は、ヒユーズを使う
ものがあり、このヒユーズを吹飛して、論理の相互接続
に影響を与える。ヒユーズを使う回路の例はプログラム
可能な固定メモリ（ＰＲＯＭ）及び現場でプログラム可
能な論理アレー（ＥＰＬＡ）である。マスクでプログラ
ムし得る論理アレー（ＭＰＬＡ）は、ゲートの間の接続
を設計することにより、製造設備がある所でプログラム
される。こういう全ての装置は、１回しかプログラムす
ることが出来ないと云う特性を共通に持つ。ＥＰＬＡ及
びＰＲＯＭは、その部品のマトリクスの間にあるプログ
ラム線のヒユーズを吹飛すことによって変更することが
出来るが、この場合も、１回しか行なうことが出来ない
。更に、ヒユーズの吹飛しを利用する回路は、プログラ
ミング電流源を必要とするが、このプラグラミング電流
は動作電流の何倍も大きく、現場で回路を設計し直すの
が困難である。
論理回路の設計のし直し又はプログラミングのやり直し
を行なう他の方法は、電気的に変更し得る回路を利用し
ているが、こういう回路は特別のプログラム装置を用い
てプログラムし、その後紫外線で消去しなければならな
い。こういう回路は、消去可能でプログラム可能な固定
メモリ（ＥＰＲＯＭ）と呼ばれるが、プログラミングに
はかなりの時間と複雑さを要する。例えば、一般的にＥ
ＰＲＯＭのプログラミング時間は、プログラムする接続
１個当り、数秒程度である。ＥＯＲＯＭ群も、僅かな回
数しかプログラムのやり直しが出来ないと云う点で不利
であり、現場でプログラムのやり直しをするのが困難で
ある。
以上述べた所から、アレーを動作させ、変更又は修正が
必要であると判断された後に、予めプログラムされたそ
の機能を現場で容、易に変えることが出来る様な、プロ
グラム可能な論理アレーに対する要望がある。不定回数
だけ、予めプログラムされた機能を容易に変更すること
が出来る様な現場でプログラムし得る論理アレーに対す
る要望もある。最後に、特別の装置の助けを借りずに容
易にプログラムすることが出来る、現場でプログラム可
能な論理回路に対する要望が起っている。
問題点を解決する為の手段及び作用 本発明の書込み可能な論理アレーは、第１組の論理機能
を遂行する様に永久的にプログラムされた複数個のゲー
ト素子を持つ第１のマトリクスを有する。こういう論理
機能の出力が、複数個のプログラム線によって永久的に
プログラムされた第２のマトリクスに結合される。第２
の論理マトリクスはプログラム線を入力とし、それに対
して第２組の論理機能を遂行して、発生される出力が複
数個の出力線に現れる。第１及び第２のマトリクスの間
のプログラム線が、夫々のスイッチによって選択的に性
能される。各々のスイッチが非持久形（揮発性）メモリ
のセルによって制御される。
本発明は従来に較べて少なくとも次に述べる様な利点を
持つ現場で書込み可能な論理アレーを提供する。このア
レーの論理機能は不定回数だけ変更することが出来、動
作の直前又は動作中でも、システムのブートアップの間
非常に急速に少なくとも部分的にプログラムすることが
出来る。非持久形メモリは、システムのブートアップの
間、論理アレーが複数個の論理機能の内の任Ｑ１つを遂
行する様に構成する為に、ロードすることが出来る。
更に、論理アレーは、非持久形メモリをプログラムし直
すことにより、任意の時に再構成することが出来る。好
ましい実施例では、従来のヒユーズ吹飛しプログラミン
グ方式が数秒間かかるのとは対照的に、この発明の論理
アレーを構成するのに、１本のプログラム線当り約２５
ナノ秒しかかからない。
本発明は以下図面について詳しく説明する所から、更に
よく理解されよう。
実　　施　　例 次に図面について説明する。図面全体にわたり、同様な
又は対応する部分には、同じ参照記号を用いている。第
１図は書込み可能な論理アレーの第１の実施例を全体的
に参照数字１０で示す。論理アレー１０は１個の半導体
チップ上に形成されることが好ましく、アンド・ゲート
１２のプログラムされたマトリクスを有する。マトリク
ス１２は、ヒユーズ又はマスクでプログラムし得るマト
リクスの場合は、永久的にプログラムされている。アン
ド・マトリクス１２が、マトリクス内の予めプログラム
された種々のアンド論理機能に対する入力として使われ
る？！！数個のディジタル入力線１４を持っている。予
めプログラムされたアンド確能の出力が、複数個のプロ
グラム線１６に夫々用れる。例えば、論理アレーの部品
として使われるアンド・マトリクスの１例については、
Ｗ、トリーベル及びエーテルスルーの「ハンドブック・
オア・セミコンダクタ・アンド・バブル・メモリーズ」
（１９８２年）第２２４頁乃至第２２７頁を参照された
い。
プログラム線１６がオア・ゲート１８の予めプログラム
されたマトリクスに接続される。プログラム線１６を介
して連絡されるデータが、オア・マトリクス１８内の予
めプログラムされた複数個のオア機能に対する入力とし
て作用する。組合せたアンド及びオア機能の結果が、複
数個の出力線２ｏに出力信号Ｉ１０　　乃至ｌ１０Ｋと
して現れす る。ＰＬＡでは、出力線２０が、ノア・マトリクスの様
な他のマトリクスの入力として作用し得る。
論理アレーのオア及びノア・マトリクスの例については
、Ｗ、トリーベル及びＡ、スルーの「ハンドブック・オ
ア・セミコンダクタ・アンド・バブル・メモリーズ（１
９８２年）第２２７頁乃至第２３１頁を参照されたい。
スイッチング・トランジスタ２２の形を取り得る複数個
のスイッチにより、プログラム線１６をオア・マトリク
ス１８に選択的に結合し又は減結合することが出来る。
各々のスイッチング・トランジスタは、ソースとドレイ
ンを＠続するＩｉ通路２４を持つ電界効果トランジスタ
であることが好ましい。制御電極２６が電流通路１４を
導電させるかどうかを決定する。各々のスイッチング・
トランジスタ２２のソース又はドレインである電流通路
２４の１端が、夫々のプログラム線１６に接続される。
他端がアース線２８を介してアースに接続される。
各々のトランジスタ２２の制御電極２６が夫々ランダム
アクセス・メモリ（ＲＡＭ）の出力線３０に接続される
。各々のＲＡＭ出力線３ｏが中間にある普通の回路を介
して、ＲＡＭ装置３２内の夫々のＲＡＭセルに接続され
る。ＲＡＭ装置３２にあるセルがしアドレス線３４によ
ってアドレスされ、セルにはＭデータｌ１１３６から“
１″又は“０”ビットがロードされる。
当業者であれば判る様に、ＲＡＭ装置３２が、図面を見
易くする為に、著しく省略しである。典型的な形式では
、ＲＡＭ装置３２は、線３４に現れるアドレスを複合す
る為に、行デコーダ及び列デコーダを持っている。デー
タ入力線３２の数りは、ランダムアクセス・アレーの構
成に応じて、１つから８．１６まで又はそれ以上であっ
てよい。
ＲＡＭ装置３２は一般的に列１１０回路、入力データ制
御回路及び複数個の読取／書込み制御線を含む複数個の
制御１１ｆ！をも含んでいる。構成の更に詳しいことは
、Ｗ、トリーベル及びＡ、スルーの「ハンドブック・オ
ア・セミコンダクタ・アンド・バブル・メモリーズ（１
９８２年）第１１１頁乃至第１６６頁を参照されたい。
データがランダムアクセス・アレーから一度にＭビット
出力される。このＭもアレーの構成に関係する。この出
力はＭビット・データ・バスに現れ、２１個の相次ぐＤ
形うッチに記憶することが出来る。特定のＭビット・デ
ータ・ワードを受取るラッチは書込みカウンタによって
選ぶことが出来る。このカウンタが、ラッチに順次デー
タを書込む様にする。その時、ラッチにはＮ＝２’ＸＭ
ビットが、Ｎ個の電極２６を同時に付勢又は脱勢する為
に利用出来る。
１例として、ＲＡＭ装置３２が、２５６ｇＭの４ビツト
・ワードに構成された１、０２４ビツトの静止形ＲＡＭ
を持つとする。このＲＡＭでは、Ｍ＝４、Ｌ＝８である
。データが一度に４ビツトずつ、２５６個の４ビツトラ
ツチの各々に出力される。各々のラッチは４本の出力線
３０を持ち、この為、制御し得る電極２６の数、従って
プログラム線１６の数は１．０２４である。
最適のプログラミング時間を得る為、スイッチング・ト
ランジスタ２２は相補形金属−酸化物一半導体（０ＭＯ
８）技術によって形成することが出来る。ＣＭＯＳスイ
ッチング・トランジスタを使うと、各々のプログラム線
は２５乃至３５ナノ秒以内に構成を決めることが出来る
。
然し、スイッチング・トランジスタ２２はＮＭＯ８又は
ＰＭＯ８技術を用いて形成してもよい。
更に、スイッチ２２はフリップフロップの形にすること
が出来る。ＲＡＭ３２は静止形ＲＡＭであることが好ま
しいが、ダイナミックＲＡＭであってもよい。
動作について説明すると、プログラム線１６を選択的に
性能して、複数個のアンド機能のどれをオア・マトリク
ス１８によってオアするかを決定する。この発明を用い
たシステムの始動時に、構成の命令を実現するソフトウ
ェアが、データ入力線３６を介してＲＡＭ３２にロード
される。その時、ＲＡＭ３２内の各セルは“１″ビツト
又は゛０″ビットの何れかを持つ。こういう“１”又は
゛０′状態が、ＲＡＭ装置３２内に設けられた、上に述
べた様な普通の回路の作用により、夫々のＲＡＭセル出
力線３０に現れる。特定の線３０に１”状態又は“０″
状態のどちらが現れるかに応じて、夫々の制ｍ電極２６
を付勢することが出来る。この状態では、夫々のプログ
ラム線１６に関する情報が、電流通路２４を介してアー
ス線２８に分路される。他方、制ｔｉｔ　電Ｎ　２６が
付勢されていないスイッチング・トランジスタ２２では
、夫々のプログラム線１６が性能され、アンド・マトリ
クス１２からの情報をオア・マトリクス１８に伝達する
。
従って、出力線２ｏに現れる時の、アレー１０の論理機
能は、マトリクス１８に対する１つ又は更に多くの入力
を不作動にすることにより、又は前に不作動にしていた
１つ又は更に多くのプログラム線を性能することによっ
て、変更することが出来る。
本発明の主な利点の１つは、プログラミングの速度及び
容易さの他に、不定の回数だけプログラムのやり直しが
出来ることである。本発明のアレーはシステムの各々の
ブートアップ時に構成され、ＲＡＭ３２に新しいデータ
を書込むことによって殆んど瞬時的に構成し直すことが
出来る。ＰＲＯＭ及びＰＬＡに起り得るプログラミング
の欠陥は、ＲＡＭ３２にロードするソフトウェアによっ
て補正し得る場合が多い。
線１６及びトランジスタ２２によって何種類かのマトリ
クスを結合することが出来る。更に、論理アレー内に幾
つかのマトリクスを直列接続することにより、マトリク
スの間の各々のプログラム線を性能又は不作動にする為
のトランジスタ２２を設けることが出来るので、更に変
更が出来る。
第１図は、「固定」のオア・マトリクスに対して、「可
変」のアンド・マトリクスを用いた特定の実施例を示す
。プログラム線１６を選択的に性能することにより、ア
ンド・マトリクスが可変になる。
アンド及びオア・マトリクスを例示したが、マトリクス
１２及び１８は、ナンド、ノア又はＸＯＲゲートの様な
他の積又は加算ゲート或いはフリップフロップ回路でも
構成することが出来る。更に、プログラム可能な論理ア
レーが一般的に図示の様な均質なマトリクス１２及び１
８に分割されているが、この発明を用いて、混合ゲート
素子を持つ１つのマトリクスからのプログラム線を混合
素子を持つ別のマトリクスに接続することが出来る。
第２図は本発明の別の用例を示す。この実施例では、プ
ログラム線１６が永久的にプログラムされたオア・マト
リクス３８を永久的にプログラムされたアンド・マトリ
クス４０に接続する。入力線１４が、マトリクス３８内
のオア・ゲートの組合せによって作り出された種々の機
能に対する入力として作用する。これらの種々のオア機
能の出力がプログラム線１６に現れる。、線１６に現れ
るデータを、アンド・マトリクス４０内のアンド・ゲー
ト素子によって構成される種々の機能に対する入力とし
て使う。種々のアンド及びオア機能の結果が、アレー出
力線２０に現れる。第１図に示す実施例の場合と同じく
、プログラム線１６がスイッチング・トランジスタ２２
によって選択的に性能され、これらのトランジスタがＲ
Ａ　Ｍ　３２の内容によって制御される。この為、アレ
ーの出力ｎ能を変更することが出来る。
本発明はビット・スライス・マイクロプロセッサの構成
論理装置としての用途がある。例えば、これは７４ＡＳ
８８８形ＣＰＵビツト・スライスを７４ＡＳ８９０マイ
クロシーケンサと接続することが出来る。この両方の部
品はテキサス・インスツルメンツ社によって製造されて
いる。７４ＡＳ８８８ＣＰＵスライスは、Ｎ（算術符号
）、Ｚ（ゼロ）、０ＶＲ（オーバーフロー）及びＣ１＋
８（桁上げ）を含む幾つかの出力状態線を持っている。
これらの状態線が、書込み可能なアレ・−論理装置１０
（第１図参照）に対する４本の入力線１４として作用す
る。外部状態線及び割込み線が別の入力線１４として作
用する。７４ＡＳ８９０マイクロシーケンサには、状態
符号線ＣＰ及び割込み線ＩＮＴの２本の出力線２０があ
る。装置１０の構成の制御が、データ線３６及びアドレ
ス線３４によって行なわれる。
本発明は論理回路を用いる他のシステムにも用いること
が出来る。例えば、本発明のアレーを用いて、任意のコ
ンピュータの機能又は登録算術論理装置を設計すること
が出来る。本発明を用いて、とりわけメモリ制御装置、
誤り訂正回路、順序回路、タイミング装置の為のマイク
ロシーケンス、高速カウンタ、ルックアップ・テーブル
及び状態装置を構成することが出来る。本発明はプログ
ラム線によって接続された２つ又は更に多くの論理又は
メモリ・マトリクス（例えばＰＬＡ、ＰＲＯＭ又はＥＰ
ＲＯＭ）を持つ任意のシステムに用いることが出来る。
要約すれば、無制限に再構成可能な論理アレーを説明し
た。このアレーは、関連したＲＡＭのサイクル時間内に
、非常に敏速にプログラムのやり直しが出来る。このア
レーは、アレーのプログラミングがそれを取入れたシス
テムを動かすソフトウェアによって行なわれる為に、何
等特別の装置をプログラムに必要としない。ある原因に
よるプログラミングの誤りは容易に固定することが出来
る。
本発明の幾つかの実施例を図面に示し、以上詳しく説明
したが、本発明がそれに制限されず、特許請求の範囲に
よって定められた本発明の範囲を逸脱せずに、いろいろ
配置変え、修正及び置換が出来ることを承知されたい。
以上の説明に関連して更に下記の項を開示する。
（１）　　複数個の入力線及び出力としての複数個のプ
ログラム線に接続された論理ゲートの第１のマトリクス
と、前記プログラム線を入力として受取り、複数個の出
力線に接続された論理ゲートの第２のマトリクスと、前
記プログラム線に関連していて、前記第１のマトリクス
から前記第２のマトリクスへのデータの連絡を選択的に
出来る様にするスイッチと、該スイッチに結合されてい
て、前記論理アレーの出力機能をどのプログラム線が性
能されたかに従って変更することが出来る様に、前記ス
イッチが夫々のプログラム線のＭ格が出来る様にするか
どうかを選択する様にプログラムし得るランダムアクセ
ス・メモリとを有する書込み可能な論理アレー。
（２）　　第（１）項に記載した書込み可能な論理アレ
ーに於て、前記第１のマトリクスの全てのゲートが同じ
基本的な論理機能を遂行し、前記第２のマトリクスの全
てのゲートが前記第１の基本的な論理機能とは異なる第
２の論理機能を遂行する書込み可能な論理アレー。
（３）　　第（２）項に記載した書込み可能な論理アレ
ーに於て、前記第１及び第２のマトリクスが積及び加算
ゲートで夫々構成される書込み可能な論理アレー。
（４）　　第（２）項に記載した書込み可能な論理アレ
ーに於て、前記第１及び第２のアレーが夫々加算及び積
ゲートで構成される書込み可能な論理アレー。
（５）　　第（１）項に記載した書込み可能な論理アレ
ーに於て、前記スイッチが夫々電界効果トランジスタで
構成される書込み可能な論理アレー。
（６）　　第（５）項に記載した書込み可能な論理アレ
ーに於て、前記トランジスタが電流通路及び制＠電極を
持ち、この電流通路が夫々１つの第１の出力線とアース
の間を接続し、前記！１ｕｌｌ　１１１電極が前記ラン
ダムアクセス・メモ、りのセルに結合されている書込み
可能な論理アレー。
（７）　　第（１）項に記載した書込み可能な論理アレ
ーに於て、前記第１のマトリクス、第２のマトリクス、
前記入力及び出力線及び各々の前記スイッチを１個の半
導体チップに取り入れた書込み可能な論理アレー。
（８）　　第（１）項に記載した書込み可能な論理アレ
ーに於て、各々の前記スイッチが金属−絶縁体−半導体
トランジスタで構成される書込み可能な論理アレー。
（９）　　第（８）項に記載した書込み可能な論理アレ
ーに於て、前記スイッチングが夫々相補形金属−絶縁体
−半導体トランジスタで構成される書込み可能な論理ア
レー。
（１０）夫々第１の基本的な動作を遂行するゲートで構
成されていて、該ゲートが１組の第１の論理機能を遂行
する様にプログラムされていて、該第１の論理機能の出
力を通す複数個のプログラム線を持つ第１のマトリクス
と、夫々前記第１の基本的な動作とは異なる第２の基本
的な動作を遂行するゲートで構成されていて、前記プロ
グラム線が当該箱２のマトリクスの入力に接続されてい
る第２のマトリクスと、夫々電流通路及び制御電極を持
ち、各々の当該スイッチング・トランジスタの電流通路
が夫々のプログラム線とアースの間を接続し、各々の当
該スイッチング・トランジスタの制御１１ｆｉがランダ
ムアクセス・メモリの夫々の出力に結合されている複数
個のスイッチング・トランジスタとを有し、前記ランダ
ムアクセス・メモリは、夫々第１の出力線を前記第２の
アレーから減結合する為にあるスイッチング・トランジ
スタを付勢する様に書込み可能である書込み可能な論理
アレー。
（１１）第（１０）項に記載した書込み可能な論理アレ
ーに於て、前記第１のアレーが複数個の加算機能を遂行
する様に永久的にプログラムされている書込み可能な論
理アレー。
（１２）第（１０）項に記載した書込み可能な論理アレ
ーに於て、前記第１のアレーが複数個の積別能を遂行す
る様に永久的にプログラムされている書込み可能な論理
アレー。
（１３）第（１０）項に記載した書込み可能な論理アレ
ーに於て、前記ランダムアクセス・メモリが静止形ラン
ダムアクセス・メモリである書込み可能な論理アレー。
（１４）第（１０）項に記載した書込み可能な論理アレ
ーに於て、前記ランダムアクセス・メモリがダイナミッ
ク・ランダムアクセス・メモリである書込み可能な論理
アレー。
（１５）論理アレーをプログラムする方法に於て、ラン
ダムアクセス・メモリに１組のプログラミング命令を書
込み、該プログラミング命令に応答して複数個のスイッ
チを選択的に付勢し、どのスイッチが付勢されているか
に従って、ゲートの第１のマトリクスの選ばれた出力を
付能し、付能された出力のデータをゲートの第２のマト
リクスに対する入力として受取る工程を含む方法。
（１６）第（１５）項に記載した方法に於て、前記アレ
ーのブートアップ動作段階の間、１組のプログラミング
命令を書込む工程を含む方法。
（１７）　　第（１５）項に記載した方法に於て、更に
、前記１組のプログラミング命令によってプログラムさ
れた通りに論理アレーを動作させ、別の１組のプログラ
ミング命令を非持久形メモリに書込み、前記別の１組の
プログラミング命令によってプログラムし直された通り
に論理アレーを動作させ、更に別の１組の命令を用いて
、最後に述べた２つの工程を無制限に繰返す工程を含む
方法。
（１８）第（１５）項に記載した方法に於て、更に、複
数個の積機能を遂行する様に前記第１のマトリクスをプ
ログラムし、各々の積機能の出力が夫々のプログラム線
に現れる様にし、該プログラム線を入力として用いて、
複数個の加算機能を遂行する様に前記第２のマトリクス
をプログラムし、１組のプログラミング命令を書込んで
選ばれたスイッチを付勢し、選ばれたスイッチに関連す
るプログラム線を不作動にして、夫々のプログラム線を
介して第１のマトリクスから第２のマトリクスへデータ
を伝達することが出来ない様にする工程を含む方法。
（１９）第（１５）項に記載した方法に於て、複数個の
加算灘能を遂行する様に第１のマトリクスをプログラム
し、各々の加算機能の結果が夫々のプログラム線に現れ
る様にし、複数個の積別能を遂行する様に前記第２のマ
トリクスをプログラムし、各々の積機能は多数のプログ
ラム線を入力として用い、１組のプログラミング命令を
書込んで選ばれたスイッチを付勢し、選ばれたスイッチ
に関連するプログラム線を不作動にして、夫々のプログ
ラム線を介して第１のマトリクスから第２のマトリクス
へデータを伝達することが出来ない様にする工程を含む
方法。
【図面の簡単な説明】
第１図は可変のアンド・マトリクス及び固定のオア・マ
トリクスを用いた本発明の第１の実施例の回路図、第２
図は可変のオア・マトリクス及び固定のアンド・マトリ
クスを用いた本発明の第２の実施例の回路図である。 主な符号の説明 １２：アンド・マトリクス １４：入力線 １６：プログラム線 １８：オア・マトリクス ２２：トランジスタ・スイッチ ３２：ランダム・アクセス・メモリ ３８：オア・マトリクス ４０：アンド・マトリクス

Claims (2)

    【特許請求の範囲】
  1. （１）複数個の入力線及び出力としての複数個のプログ
    ラム線に接続された論理ゲートの第１のマトリクスと、
    前記プログラム線を入力として受取り、複数個の出力線
    に接続された論理ゲートの第２のマトリクスと、前記プ
    ログラム線に関連していて、前記第１のマトリクスから
    前記第２のマトリクスへのデータの連絡を選択的に出来
    る様にするスイッチと、該スイッチに結合されていて、
    前記論理アレーの出力機能をどのプログラム線が付能さ
    れたかに従って変更することが出来る様に、前記スイッ
    チが夫々のプログラム線の連絡が出来る様にするかどう
    かを選択する様にプログラムし得るランダムアクセス・
    メモリとを有する書込み可能な論理アレー。
  2. （２）論理アレーをプログラムする方法に於て、ランダ
    ムアクセス・メモリに１組のプログラミング命令を書込
    み、該プログラミング命令に応答して複数個のスイッチ
    を選択的に付勢し、どのスイッチが付勢されているかに
    従つて、ゲートの第１のマトリクスの選ばれた出力を付
    能し、付能された出力のデータをゲートの第２のマトリ
    クスに対する入力として受取る工程を含む方法。
JP62169581A 1986-07-08 1987-07-07 書込み可能な論理アレーと同論理アレーをプログラムする方法 Expired - Lifetime JP2590110B2 (ja)

Applications Claiming Priority (2)

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