JPS63282998A - ブロックアクセスメモリのリフレッシュ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はブロックアクセスメモリのリフレッシュ制御
装置に関する。

［従来の技術］　　。

従来、太番ｊ１ＭＯ８ＲＡＭ（ＭＯＳトランジスタを構
成要素とするランダム・アクセス・メモリ）はその高集
積化に伴ないデータ入出カレートの向上が図られている
。このデータ入出カレートを向上する方法として主に以
下の２種類がある。

（１）　　ＭＯＳ　　ＲＡＭを多ビツト構成にして、デ
ータの入出カレートを増大させる。この場合、チップ内
部における並列動作部分の面積増大およびパッケージの
端子数増大により、チップレベルおよび実装レベルの双
方で集積度を損う欠点がある。

（２）　データ入出力部にシフトレジスタを設け、多ビ
ットをシリアルに高速入出力する。この場合はシフトレ
ジスタの配置によるチップ面積の増大を除けば上述の（
１）の欠点は生じない。

（２）　の場合の長所をさらに生かす手段として、 （２−）制御信号を１つの端子からシリアルに入力し、
またアドレス入力、データ入出力を共に１つの端子を介
してシリアルに行なうことによりパッケージの端子数を
減らすことが提案されている。

上述の方法（２）および（２′）を組合わせると、実装
密度を著しく向上させかつデータ入出力サイクルを高速
に行なうことが可能となる。

第３図は従来のブロックアクセスメモリの構成を示し、
上述のく２）および（２−）の２つの方法を組合わせた
構成を有している。第２図において、ブロックアクセス
メモリには、クロック信号ＣＬＫを受けるクロック入力
端子２と、メモリセルへの書込データ入力、メモリセル
からの読出データ出力、および行アドレス入力およびコ
ントロール入力を行なうためのデータ入出力端子１と、
図示しない電源端子と接地端子とが外部端子として設け
られる。すなわち外部端子として４個設けられる構成と
なる。情報を記憶するためのメモリセルアレイは２つの
ブロック、メモリセルブロックＭＡ、メモリセルブロッ
クＭＢに分割される。

各メモリセルブロックＭＡ、ＭＢは、それぞれ行および
列状に配列され各々が情報を記憶する複数のメモリセル
ＭＣと、複数のメモリセルから１行を選択するためのワ
ード線ＷＬと、複数のメモリセルのうち１列に連なるメ
モリセルが接続されるビット線ＢＬとを有する。ここで
第２図においては、各ブロックが１０２４行×５１２列
の構成を有する場合が一例として示される。

また各メモリセルブロックＭＡ、ＭＢにはそれぞれ外部
から与えられるアドレスに応答して１本のワード線を選
択するための行デコーダＲＤ１゜ＲＤ２がそれぞれ設け
られる。またメモセルブロックＭＡ、ＭＢにはそれぞれ
ビット線に対応して設けられてビット線上に現われた信
号電位を検知・増幅するセンスアンプＳＡ１．Ｓ’Ａ２
が設けられる。また、センスアンプＳＡ１．８Ａ２とそ
れぞれ情報の授受を行なうために、シフトレジスタＲ１
，Ｒ２が設けられる。シフトレジスタＲ１゜Ｒ２は共に
データ入カバソファＤＩまたはデータ出力バッファＤｏ
との間で制御信号発生回路ＣＧの制御のもとにデータを
シリアルに入出力する。

メモリ動作１１１１回路として、データ入出力端子１を
介して与えられる信号を受けて、クロック入力端子２か
ら与えられるクロック信号ＣＬＫに同期して動作し、デ
ータ入出力端子から与えられるデータ入力、行アドレス
入力、コントロール入力を各回路部分に振分ける働き（
シリアル／パラレル変換）を行なうとともにデータ出力
バッファＤＯから与えられたデータをデータ入出力端子
１を介してシリアルに出力するシリアル／パラレル変６
一 検回路ＳＰと、シリアル／パラレル変換回路ＳＰを介し
て与えられる行アドレスを受けて１組の内部アドレス信
号（たとえばアドレス信号が相補アドレスにより構成さ
れる場合）を発生して行デコーダＲＤ１．ＲＤ２へ伝達
する行アドレスバッファＲｅと、シリアル／パラレル変
換回路から与えられるコントロールに応答して行アドレ
スバッファＲＢ、センスアンプＳＡ１．ＳＡ２、シフト
レジスタＲ１，Ｒ２、データ入力バッファＤｌデータ出
力バッファＤＯおよびリフレッシュアドレスカウンタＲ
Ａ１．ＲＡ２の動作を制御する信号を発生する制御信号
発生回路ＣＧと、制御信号発生回路ＣＧからの制御のも
とにシリアル／パラレル変換回路ＳＰから与えられたデ
ータをシリアルにシフトレジスタＲ１，Ｒ２へ伝達する
データ入力バッファＤＩと、制御信号発生回路ＣＧから
の制御のもとにシフトレジスタＲ１，Ｒ２からのシリア
ルデータをシリアル／パラレル変換回路ＳＰへ伝達する
データ出力バッファＤｏと、制御信号発生回路ＣＧから
の制御のもとに活性化され、リフレッシュされるべき１
本のワード線を指定するリフレッシュ行アドレスを発生
して行デコーダＲＤｉ、ＲＤ２へ与えるリフレッシュア
ドレスカウンタＲＡ１．ＲＡ２とが設けられる。次に簡
単に動作について説明する。

データ入力端子１にシリアルに与えられた外部行アドレ
スがシリアル／パラレル変換回路ＳＰでパラレルな信号
に変換され行アドレスバッファＲＢへ与えられる。行ア
ドレスバッファＲＢは外部行アドレスに応答して１組の
内部アドレス信号を発生し行デコーダＲＤ１．ＲＤ２へ
伝達する。行アドレスバッファＲＢからの内部アドレス
信号に応答して、行デコーダＲＤ１．ＲＤ２のうちの１
つの単位行デコーダが選択され、その選択された単位行
デコーダに接続されるワード線が選択されて活性化され
、その選択されたワード線電位が立ち上がる。１本のワ
ード線が選択されるとその選択されたワード線に接続さ
れるメモリセルの有する情報がそれぞれビット線上に伝
達され、メモリセルの有する情報に応じた信号電位がビ
ット線上に現われる。次に制御信号発生回路ＣＧからの
制御のもとにセンスアンプが活性化され、ビット線上の
信号電位が検知・増幅される。ここでメモリセルは明確
に示さないが高集積化のために１トランジスタ／１キヤ
パシタ型で構成される。このセンスアンプＳＡＩまたは
ＳＡ２で検知・増幅された情報は制御信号発生回路ＣＧ
からのシフトレジスタ選択信号φＢ、に応答して、選択
されたワード線の属するシフトレジスタＲ１，Ｒ２のう
ちのいずれかが活性化され、センスアンプ出力がシフト
レジスタＲ１またはＲ２を介してシリアルにデータ出力
バッファＤＯへ伝達され、シリアル／パラレル変換回路
ＳＰを介してデータ入出力端子１へ与えられる。ここで
データ書込時においては、入力データが、逆にデータ入
力バッファＤＩを介してシリアルにシフトレジスタＲ１
またはＲ２へ伝達され、次にシフトレジスタＲ１または
Ｒ２を介してセンスアンプへ与えられ、各センスアンプ
を介してビット線からメモリセルへ書込まれる。

メモリセルのリフレッシュを行なう場合は、制御信号発
生回路ＣＧからの制御のもとにリフレッシュアドレスカ
ウンタＲＡＩまたはＲＡ２が活性化され、リフレッシュ
アドレスカウンタＲＡ１゜ＲＡ２からのリフレッシュ行
アドレスが行デコーダＲＤ１．ＲＤ２へ与えられ、その
リフレッシュ行アドレスに対応する１本のワード線が選
択され、活性化される。この後、通常のメモリセルの有
する情報読出時と同様にしてセンスアンプＳＡ１または
ＳＡ２が活性化されビット線上の電位が検知・増幅され
る。これによりビット線上に現われた信号電位が再びメ
モリセルへ書込まれることになり、メモリセルの内容を
再書込するリフレッシュが行なわれることになる。

第４図は第３図に示されるブロックアクセスメモリの動
作タイミングを示す図である。ここで第４図においては
ある１サイクルの動作タイミングが示される。ここで１
サイクルは、リセット動作からリセット動作までの期間
であり、このリセット動作は“クロック信＠ＣＬＫ入力
が立ち上がったときにデータ入出力端子１へ与えられる
信号レベルが“Ｌ°ルベルである”ことにより行なわれ
る。このリセット動作によりメモリセルアレイ、シフト
レジスタ、およびシリアル／パラレル変換回路ＳＰがリ
セット（初期設定）される。リセット動作後、クロック
信号ＣＬＫの立ち上がり時にデータ入出力端子に与えら
れる信号りが″Ｈ″レベルにある限り、ある所定の１サ
イクルが続けて行なわれ、クロック信号ＣＬＫの立ち下
がり時に、コントロール入力、行アドレス入力、データ
入力またはデータ出力が行なわれる。

各サイクルの最初の３ピツト入力（Ｃｏ、Ｃ１゜Ｃ２）
はコントロール入力であり、この組合わせによりサイク
ルの基本動作が指定される。

第５区はコントロール入力とサイクルの基本動作との関
係を表にした図である。基本動作は第５図の表に示され
るように、コン１〜０−ルにより以下のように設定され
る。

■　行アドレスセット：このコントロール入力に続くサ
イクルが行アドレスを入力するサイクル。

■　リード／リフレッシュ：メモリセルのデータのセン
スアンプによる検知・増幅を行なうサイクル。

■　ライト：シフトレジスタからセンスアンプを介して
のメモリセルへのデータの書込サイクル。

■　シリアル人カニシフトレジスタへ外部入力データの
セットを行なうサイクル。

■　シリアル出カニシフトレジスタからシリアルデータ
の出力。

このように、コントロール入力（Ｃｏ、ＣＩ。

Ｃ２）のデータの組合わせにより上述の５つの基本動作
のうちの１つが選択される。したがってコントロール入
力の３ビツトに続く４ビツト目以降のデータ入力または
データ出力は各基本動作サイクルに応じて、次のように
なる。

■　行アドレスセット二行アドレスのシリアル入力。メ
モリセルアレイが１Ｍビットでありワード線が１０２４
本（＝２ＩＯ＞である場合は、１０ビツト必要となる。

■、■の動作サイクル：このとき１クロツクのみ行なわ
れ、データ入出力は関係なし。

■の場合：シフトレジスタへシリアルにデータを入力し
てセットするサイクルであり、必要な数だけビット数が
必要となる。たとえば第３図に示されるような構成であ
れば、選択されたメモリブロックに含まれるセンスアン
プの数（５１２）に対応して５１２クロツクが必要とな
る。

■の場合ニジリアルデータ出力がシフトレジスタの第１
ビツトから順番に出力される。したがって１行分のデー
タを読出す場合には、上述の■の場合と同様に５１２ビ
ツトのデータがシフトレジスタに記憶されているため５
１２クロツクが必要となる。

上述の■〜■の基本動作サイクルを組合わせることによ
り実際のメモリ動作が行なわれる。すなわちメモリセル
アレイにおけるノーマルモード（データ書込・読出動作
）およびメモリセルの有する情報を再書込するためのリ
フレッシュサイクルが行なわれる。

［発明が解決しようとする問題点］ 上述のような構成の従来のブロックアクセスメモリにお
いては以下のような問題が生じる。メモリ動作が基本的
にメモリセルの１行分（ブロック単位）で行なわれるこ
とおよびコントロールおよびデータがシリアルに入出力
されることから、１サイクルに要する時間が長くなり、
これにより長いノーマルサイクル（データ書込・読出）
の合間に定期的に長いリフレッシュサイクルを行なう必
要がある。しかしリフレッシュサイクルが行なわれてい
る間においては外部からのアクセスが禁止され、ノーマ
ル動作を行なうことができないため、ノーマル動作およ
びリフレッシュ動作を同時に行なうことができないため
、メモリ動作の能率を著しく損うことになる。

上述のように従来のブロックアクセスメモリにおいては
、リフレッシュサイクルを行なうためにノーマルサイク
ルとは別に時間を設けて行なう必要があるため、メモリ
動作を有効に行なうことが困難であった。

それゆえこの発明の目的は上述のような従来のブロック
アクセスメモリの有する問題点を除去し、リフレッシュ
サイクルを行なってもノーマルサイクルを妨げることの
ないブロックアクセスメモリにおけるリフレッシュ制御
装置を提供することである。

［問題点を解決するための手段〕 この発明に係るブロックアクセスメモリにおけるリフレ
ッシュ制御装置は、各メモリブロックに対応してリフレ
ッシュ手段を設け、１つのブロックが選択されてアクセ
スされている間に、非選択状態のブロックにおいては、
リフレッシュアドレス手段によりリフレッシュを同時に
行なうようにしたものである。

このリフレッシュが行なわれるべきワード線を指定する
リフレッシュ行アドレスはリフレッシュ手段により順次
チップ内部で発生される。

［作用コ この発明においては、選択されたブロックにおいてアク
セスが行なわれているのと同時に非選択ブロックにおい
てはリフレッシュ手段からのリフレッシュ行アドレスに
よってリフレッシュが行なねれるため、アクセスとリフ
レッシュを同時に行なうことができ、リフレッシュを行
なうための特別のサイクルをノーマルサイクルとは別に
設ける必要がないので、メモリの動作の能率を向上させ
ることが可能となる。

［発明の実施例］ 第１図はこの発明の一実施例であるブロックアクセスメ
モリの概略構成を示す図である。第１図のブロックアク
セスメモリにおいては、第３図に示される従来のブロッ
クアクセスメモリの構成に加えて、新たに各ブロックＭ
Ａ、ＭＢに対応して設けられ、シリアル／パラレル変換
回路ＳＰからのブロックアドレスに応答して対応するブ
ロックが選択されたか否かを判別するブロックアドレス
比較回路ＢＣＩ、ＢＣ２と、ブロックアドレス比較回路
ＢＣＩ、ＢＣ２の各々に対応して設けられ、ブロックア
ドレス比較回路ＢＣ１，ＢＣ２からのブロック非選択信
号φｃｏに応答して活性化され、リフレッシュされるべ
き行を指定するリフレッシュ行アドレスを発生して行デ
コーダＲＤ１．ＲＤ２へ与えるリフレッシュアドレスカ
ウンタＲＦ１゜ＲＦ２が設けられる。リフレッシュアド
レスカウンタＲＦ１．ＲＦ２はノーマルサイクルに同期
して非選択ブロックのリフレッシュを行なうくバックグ
ラウンドリフレッシュ）行アドレスを指定するためのも
のであり、リフレッシュが行なわれるごとにインクリメ
ント（またはデクリメント）され、すべての行アドレス
を一巡すると元に戻るような巡回動作を行なう。リフレ
ッシュアドレスカウンタＲＦ１．ＲＦ２出力は、制御信
号発生回路ＣＧによりリフレッシュ動作時にのみリフレ
ッシュアドレスセット信号に応答して行アドレスとして
行デコーダＲＤＩ、ＲＤ２へ与えられる。リフレッシュ
アドレスカウンタのインクリメント（またはデクリメン
ト）はブロックアドレス回路ＢＣ１、ＢＣ’２からの制
御信号φｅＤにより制御される。

本発明の趣旨はノーマルサイクル中にノーマルサイクル
動作を全く邪魔せずにノーマルサイクルに同期して非選
択ブロックのリフレッシュを行なうことである。第２図
はこの発明の一実施例であるブロックアクセスメモリの
リフレッシュ制＠装置の動作を示す図である。以下、第
１図および第２図を参照してリフレッシュ動作について
説明する。

まずデータ入出力端子１を介して与えられるコントロー
ル入力（Ｃｏ、Ｃ１，Ｃ２）により動作サイクルが行ア
ドレスセットに指定される。この行アドレスセットサイ
クルが指定されるとそのコントロールに続く１０ビツト
情報（メモリブロックが１０２４行で構成されている場
合）がシリアル／パラレル変換回路ＳＰへ取込まれ行ア
ドレスバッファＲＢへ伝達されそこでラッチされる。こ
の１０ビツトの行アドレスに続いてブロックを指定する
ためのブロックアドレス（この場合１ビツト）がシリア
ル／パラレル変換回路ＳＰに取込まれこのブロックアド
レスによりメモリブロックＭＡ、ＭＢのいずれかが選択
される。今たとえはメモリブロックＭＡが選択されたと
する。このとき、メモリブロックＭＡにおいては、次の
動作が行な＝１８− われる。入力されたブロックアドレスはブロックアドレ
ス比較回路ＢＣ１へ与えられ、ブロックアドレス比較回
路ＢＣ１はメモリブロックＭＡが選択されたことを検知
し、リフレッシュアドレスカウンタＲＦ１を活性化しな
い。行アドレスバッファＲＢでラッチされた行アドレス
は、制御信号発生回路ＣＧの制御のもとに行デコーダＲ
Ｄ１へ伝達される。これにより、制御信号発生回路によ
り活性化された行デコーダＲＤＩにおいて対応する１つ
の単位行デコーダが選択され、それに接続されるワード
線電位が立ち上がり、そのワード線に接続されるメモリ
セル情報がビット線上に伝達され、センスアンプＳＡＩ
が制御信号発生回路ＣＧの制御のもとに活性化されヒツ
ト線電位が確定する。この後、コントロールが指定する
ノーマルサイクル（リードまたはライトサイクル）が行
なわれる。

一方、非選択のメモリブロックＭＢにおいては、シリア
ル／パラレル変換回路ＳＰからブロックアドレスがブロ
ックアドレス比較回路ＢＣ２へ与えられると、ブロック
アドレス比較回路ＢＣ２はそのメモリブロックＭＢが非
選択ブロックであることを検知する。これによりリフレ
ッシュアドレスカウンタ活性化信号φｃｏを発生してリ
フレッシュアドレスカウンタＲＦ２を活性化する。この
リフレッシュアドレスカウンタＲＦ２は活性化信号φｃ
ｏに応答して活性化されその内容をインクリメント（ま
たはデクリメント）する。このとき、制御信号発生回路
ＣＧからブロックアドレスに基づいてリフレッシュアド
レスセット信号が行デコーダＲＤ２へ与えられ、制御信
号発生回路ＣＧの制御のもとに、行アドレスバッファＲ
Ｂから行アドレスが行デコーダＲＤ１へ与えられるのと
ほぼ同時に、リフレッシュアドレスカウンタＲＦ２出力
が行アドレスとして行デコーダＲＤ２へ与えられてデコ
ードされる。これにより前回のリフレッシュ時に選択さ
れたワード線に対し１行インクリメント（またはデクリ
メント）された行アドレスに対応するワード線が選択さ
れる。次に制御信号発生回路ＣＧからの制御のもとにセ
ンスアンプＳＡ１．８Ａ２が同時に活性化され、ビット
線電位が確定すると、次にコントロールが指定する動作
サイクルが行なわれ、メモリブロックＭＡにおいてはノ
ーマルサイクルが、メモリブロックＭＢにおいてはリフ
レッシュサイクルが行なわれる。このとき制御信号発生
回路ＣＧからの制御信号φ８、によりメモリブロックＭ
Ａに接続されるシフトレジスタＲ１のみが活性化され、
データ転送動作を行ない、メモリブロックＭＢに接続さ
れるシフトレジスタＲ２は不活性状態のままであり、動
作はしない。すなわち、センスアンプＳＡ１とシフトレ
ジスタＲ１とはデータ転送を行ない、一方、センスアン
プＳＡ２とシフトレジスタＲ２とはデータ転送を行なわ
ない。したがって、選択されたワード線電位が立ち下が
るとメモリブロックＭＡではコントロール（Ｃｏ、Ｃ１
，Ｃ２）の指定するノーマルサイクルが、メモリブロッ
クＭＢではメモリ情報の再書込が同時に行なわれたこと
になる。

なお上記実施例においては、メモリセルアレイが１０２
４行Ｘ１０２４列の構成であり、このメモリセルアレイ
が２つのブロックに分割され１０２４行×５１２列のメ
モリブロックの２つのブロックに分割された場合を示し
たが、この発明はこの構成に限定されず他の容量のメモ
リアレイおよび他の個数のブロックに分割されたメモリ
セルアレイブロックにおいても適用することが可能であ
る。この上述の実施例においてはデータ入出力がシリア
ルに行なわれる場合を示したが、これに限定されずブロ
ック単位でアクセスされるメモリであれば本発明は適用
可能である。また、このセンスアンプとシフトレジスタ
との間のデータ転送の方式はどのような構成であっても
本発明は適用可能であり、さらに外部端子数も４つに限
らないことは言うまでもない。

さらにブロックアドレス比較回路の具体的構成は特に示
さなかったが、その構成はシリアル７′パラレル変換回
路ＳＰからのブロックアドレスに基づいてそれに対応す
るブロックが選択されたか否かを判別する構成であれば
どのようなものであつても上記実論例と同様の効果を得
ることが可能である。

［発明の効果］ 以上のようにこの発明によれば、複数個のブロックに分
割されたメモリアレイの各ブロックに対し、外部アドレ
スに応答して１つのブロックが選択されてノーマルサイ
クルが行なわれることと同期して、チップ内部で順次発
生されるリフレッシュ行アドレスに基づいて非選択ブロ
ックのリフレッシュを行なうように構成したので、ノー
マル動作に支障を与えることなくリフレッシュを行なう
バンクグラウンドリフレッシュモードが可能となり、メ
モリ動作の効率を有効に高めることが可能となる。

【図面の簡単な説明】 第１図はこの発明の一実施例であるブロックアクセスメ
モリおよびリフレッシュ制御装置の概略構成を示す図で
ある。第２図はこの発明の一実施例であるブロックアク
セスメモリのリフレッシュ動作を示す波形図である。第
３図は従来のブロックアクセスメモリの概略構成を示す
図である。第４図は従来のブロックアクセスメモリにお
ける動作タイミングを示す図である。第５図は動作モー
ドを指定するコントロール入力と指定された動作サイク
ルとの関係を表にした図である。 図において、ＷＬはワード線、ＢＬはヒツト線、ＭＣは
メモリセル、ＭＡ、ＭＢはメモリブロック、ＲＤＩ、Ｒ
Ｂ２は行デコーダ、ＲＦｌ、ＲＦ２はリフレッシュアド
レスカウンタ、ＢＣｌ、８Ｇ２はブロックアドレス比較
回路、ＲＢは行アドレスバッファ、ＣＧは制御信号発生
回路、ＤＩはデータ人力バッファ、Ｄｏはデータ出力バ
ッファ、ＳＰはシリアル／パラレル変換回路、１はデー
タ入出力端子、２はクロック入力端子、ＳＡ１．８Ａ２
はセンスアンプ、Ｒ１，Ｒ２はシフトレジスタである。 なお、図中、同一符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 行および列状に配列され、各々が情報を記憶する複数個
   のメモリセルからなるメモリアレイと、前記複数個のメ
   モリセルの１行を選択するための複数のワード線と、前
   記複数のメモリセルの１列のメモリセルが接続される複
   数のビット線とを有し、前記メモリアレイが複数のワー
   ド線の各々を分割するように複数個のブロックに分割さ
   れ、ブロック単位でアクセスされるブロックアクセスメ
   モリにおけるリフレッシュ制御装置であって、前記複数
   のブロックから１つのブロックを指定する信号を発生す
   るブロック指定信号発生手段と、外部から与えられるア
   ドレスと前記ブロック指定信号に基づいて、前記ブロッ
   ク指定信号により指定されたブロックから１本のワード
   線を選択してデータの読出・書込のアクセスを行なうア
   クセス手段と、 前記ブロック指定信号発生手段からのブロック指定信号
   と、前記選択されたブロックへのアクセスが行なわれる
   こととに応答して、選択されないブロックにおいて自己
   の発生する行アドレスに基づいて１本のワード線を選択
   し前記選択されないブロック内の選択されたワード線に
   接続されるメモリセルの有する情報のリフレッシュを行
   なうリフレッシュ手段とを備える、ブロックアクセスメ
   モリのリフレッシュ制御装置。 （２）前記リフレッシュ手段は、各ブロックに対応して
   設けられ、前記ブロック指定信号により対応するブロッ
   クが選択されたか否かを判別するブロック判別手段と、 前記ブロック判別手段からのブロック非選択信号に応答
   して活性化され、前記選択されたブロックのアクセスと
   同期して、リフレッシュされるべきワード線を指定する
   リフレッシュ行アドレスを発生するリフレッシュアドレ
   スカウンタとを備える、特許請求の範囲第１項記載のブ
   ロックアクセスメモリのリフレッシュ制御装置。 （３）前記リフレッシュアドレスカウンタの内容は、前
   記ブロック判別手段からのブロック非選択信号に応答し
   て隣接するワード線を示すリフレッシュ行アドレスへと
   シフトされる、特許請求の範囲第２項記載のブロックア
   クセスメモリのリフレッシュ制御装置。